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Verilog Basics Vivado Toolchain Zynq Development Linux Driver China FPGA Selection & Tools

Alveo U50 HBM IP example design仿真报错怎么办

HBM仿真需第三方仿真器，约束问题需定义port位置和电平标准

Verilog Basics · Vivado Toolchain

C/RTL协同仿真卡住且无法查看波形怎么办？

问题未解决，提问者表示不知如何解决

Verilog Basics · Vivado Toolchain

C/RTL协同仿真报迭代上限或死锁错误怎么办？

需排查无限循环；加LOOP_TRIPCOUNT后出现死锁，问题未解决

Verilog Basics · Vivado Toolchain

C/RTL协同仿真长时间无结果怎么办

HLS版本过旧难以跟踪调试，建议开启波形调试排查

Verilog Basics · Vivado Toolchain

CAM IP配置为TCAM后Vivado仿真报XSIM编译错误怎么办

回答建议检查OS支持并安装gcc c++包，用xelab命令行排查；根因未确认

Verilog Basics · Vivado Toolchain

DFX时Verilog模块无法创建分区定义怎么办？

需先确认顶层是RTL还是BD，BD顶层应参考UG909流程

Verilog Basics · Vivado Toolchain

GTR AMI仿真报RX AMI DLL未产生时钟滴答如何解决

需在testbench中实例化TX/RX package模型，该警告为预期现象

Verilog Basics · Vivado Toolchain

ISE 13.2 无法运行布局布线后仿真

问题未解决，建议尝试 ISE 14.7

Verilog Basics · Vivado Toolchain

ISE14.6与Questa10.1B后仿真找不到实例如何调试

帖中仅重复报错，未给出任何根因或解决办法

Verilog Basics · Vivado Toolchain

ISIM 14.7 在 Win10 上无法启动仿真

ISE 14.7 与 Win10 不兼容，建议使用 ISE 虚拟机版本

Verilog Basics · Vivado Toolchain

MIPI CSI-2 RX仿真中s_axis_user行号始终为0

设置TX寄存器bit 15为1后问题解决

Verilog Basics · Vivado Toolchain

Modelsim后仿真报DATA_WIDTH参数未找到

根因未定，疑为Modelsim 10.6e与Vivado 2020.1不兼容及宏定义问题

Verilog Basics · Vivado Toolchain

SMPTE UHD-SDI RX子系统能否用于仿真？

可能能跑通仿真，但Xilinx不提供测试环境、指导或支持

Verilog Basics · Vivado Toolchain

System Generator 2020.1 生成 IP 时 license 报错如何解决

帖中未给出解决方案，仅确认用户使用免费版 Vivado

Verilog Basics · Vivado Toolchain

Turbo译码器block_size设1020仿真报错原因？

原因未确认，回答3推测与block_size对应实际数据长度N+4有关

Verilog Basics · Vivado Toolchain

UVM_HDL_FORCE报DPI例程未编译如何解决

帖中无人给出解决方案，问题未解决

Verilog Basics · Vivado Toolchain

VCU128上Verilog实例化多个OBUFDS报错怎么办？

补全每行实例化末尾的右括号即可解决

Verilog Basics · Zynq Development

VPK180上SystemVerilog数组与枚举综合报错

帖中未给出明确结论，仅讨论LRM解释差异

Verilog Basics · Vivado Toolchain

Verilog 用输入初始化计数器报 synth 8-1002 错误

帖中仅指出需修改该行代码，未给出具体方案

Verilog Basics · Zynq Development

Verilog 相关问答

AMD 客户社区中带「Verilog」标签的 6 条真实问答中文要点，含现象、根因、可执行步骤与原帖链接。

Verilog Basics

Verilog属性设置LOC约束被Vivado忽略

在primitive cell上添加BEL/LOC属性可生效

Verilog Basics · Vivado Toolchain

Video PHY IP中GTX的txelecidle_in端口连接报错

疑似Video PHY IP默认配置不含该端口，需确认是否改动RTL或IP配置

Verilog Basics · Vivado Toolchain

Vitis 2025.2 potrf 联合仿真报错无原因如何处理

需用 pragma 正确配置 top 函数参数接口，并确认所用接口支持联合仿真

Verilog Basics · Vivado Toolchain

Vitis EM_SIMULATION 结束时 xsimk 报 corrupted size vs. prev_size

帖中仅复述错误与回溯，未给出根因或解决方案

Verilog Basics · Vivado Toolchain

Vitis+Vivado协同仿真报Simulator 45-9错误如何解决

加-g可生成--debug typical，但vpl.tcl的debug_level控制方式未确定

Verilog Basics · Vivado Toolchain

Vitis硬件仿真报Vivado Simulator FATAL_ERROR如何解决

崩溃根因未确定，疑似XRT问题，已提交CR进一步调查

Verilog Basics · Vivado Toolchain

Vivado 2016.2 中 video scaler IP 生成失败如何解决？

帖中未给出明确结论，仅建议安装 patch 并注意 python 工作目录

Verilog Basics · Vivado Toolchain

Vivado 2018.2 仿真忽略 HDL 修改需删仿真文件

疑似缓存损坏，需关闭 Vivado 后删除仿真缓存文件夹再重启

Verilog Basics · Vivado Toolchain

Vivado 2020.2 仿真报错 17-153 如何解决？

该参数在 2020.2 不支持，移除后重试仿真

Verilog Basics · Vivado Toolchain

Vivado 2021.2 在 Windows Server 2016 关闭仿真耗时近 9 分钟

帖中仅质疑系统是否受支持，未给出结论

Verilog Basics · Vivado Toolchain

Vivado 2022.1 仿真 DFE Filter IP 示例设计报错找不到设计单元

帖中仅复现报错并附日志与属性文件，未给出结论

Verilog Basics · Vivado Toolchain

Vivado2015.3仿真报USF-XSim 62错误如何排查

需查看项目目录.sim子文件夹中的仿真日志定位失败原因

Verilog Basics · Vivado Toolchain

Vivado2020仿真报Iteration limit 10000 reached是什么原因？

修改敏感列表无效，建议加-tp -tl、设断点单步定位或换2022.2版本验证

Verilog Basics · Vivado Toolchain

Vivado仿真elaborate步骤失败如何排查

需查看elaborate.log获取具体错误信息

Verilog Basics · Vivado Toolchain

Vivado仿真elaboration为何检查已禁用文件？

帖中未给出结论，仅描述现象

Verilog Basics · Vivado Toolchain

Vivado仿真中$fopen返回负文件描述符如何解决

回答者验证放置文件到xsim工作目录或用全路径可工作，但提问者问题未解决

Verilog Basics · Vivado Toolchain

Vivado仿真报Simtcl 6-50子进程未找到如何解决

有用户通过调整文件位置解决，根因未确认

Verilog Basics · Vivado Toolchain

Vivado仿真报XSIM 43-4316找不到xil_defaultlib

添加library声明后仍报同样错误，问题未解决

Verilog Basics · Vivado Toolchain

Vivado仿真报XSIM 43-4316找不到xil_defaultlib文件

用户自行处理后仿真恢复正常，具体原因未确认

Verilog Basics · Vivado Toolchain

Vivado仿真报XSIM 43-4316找不到文件

添加源文件后仍报同样错误，问题未解决

Verilog Basics · Vivado Toolchain

Vivado仿真报dma_fifo未在work库编译

帖中仅复述报错，未给出原因或解决办法

Verilog Basics · Vivado Toolchain

Vivado仿真报迭代上限10000错误如何排查

疑似FSM卡死导致零延迟振荡，需检查状态机

Verilog Basics · Vivado Toolchain

Vivado创建工程时无法打开或运行xsim

帖中仅贴出内部错误报告，未给出解决方案

Verilog Basics · Vivado Toolchain

Vivado卡死在executing simulation step如何解决

回退到Vivado 2019.2后问题消失，重装2020.2无效

Verilog Basics · Vivado Toolchain

Vivado调用Modelsim仿真报vcom-1195找不到work.div_100

库映射不一致疑为诱因，但根因未确认

Verilog Basics · Vivado Toolchain

Zedboard 硬件协同仿真报 board_part 未找到

帖中未给出解决方案

Verilog Basics · Vivado Toolchain

仿真FIFO IP时提示无法打开源文件警告怎么办

需提供可复现的简单测试用例以进一步排查

Verilog Basics · Vivado Toolchain

仿真与 Testbench 排障速查

AMD 客户社区中「仿真与 Testbench」相关的 49 条真实问答整理：xsim/modelsim 仿真与 testbench。含现象、根因、可执行步骤与原帖链接。

Verilog Basics

仿真报错VRFC 10-2063找不到模块TEST

帖中未给出解决方案，问题仍未解决

Verilog Basics · Vivado Toolchain

仿真报错VRFC 10-3008不支持隐式端口连接怎么办

改用显式端口连接后问题解决

Verilog Basics · Vivado Toolchain

例化72个Block RAM后Modelsim报内存分配失败

注释RAM可运行、保留72例化即报错，根因未确定

Verilog Basics · Vivado Toolchain

时钟向导MMCM仿真时钟不输出怎么办？

统一复位极性并初始化TB时钟后仿真恢复正常

Verilog Basics · Vivado Toolchain

综合后仿真因自定义端口类型报错？

综合后IO仅支持std_logic(_vector)，需加wrapper转换

Verilog Basics · Vivado Toolchain

能否用fabric时钟驱动GTY IP作参考时钟？

该用法不受支持，内部时钟抖动过大，设置仅供测试

Verilog Basics · Vivado Toolchain

行为仿真报错找不到vsim.exe如何解决

可改用Vivado Simulator，或配置ModelSim库路径

Verilog Basics · Vivado Toolchain

设计通过测试台和综合但硬件协同仿真失败说明什么

C++编译器与HLS综合器对同一行代码解释不一致导致协同仿真失败

Verilog Basics · Vivado Toolchain

阻塞赋值与非阻塞赋值到底怎么选

时序逻辑用非阻塞、组合逻辑用阻塞的原因与常见翻车场景

1G/10G/25G以太网子系统实现后出现时序失败怎么办？

问题未解决，仅提出排查方向，根因未明确

Vivado Toolchain

2020.1 Vitis数据库库kernel在U280上时序错误

跳过时序检查后成功生成xclbin

Vivado Toolchain

6端口Crossbar设计无法生成设备树

6端口设计生成设备树报错，帖中未给出解决方案

Vivado Toolchain

7K410T使能CONFIGFALLBACK后JTAG刷新异常掉电

fallback与刷新无直接关系，疑似硬件SI/PI问题，待排查确认

A7芯片BSCAN测试MOSI/MISO无上拉失败

帖中未给出明确结论，仅建议检查PUDC及考虑加上拉

Vivado Toolchain

AIE A-to-Z JTAG流程添加hw_link生成的XSA导致构建失败

JTAG裸机流程需用v++生成的XSA，但添加后构建失败原因未明

Vivado Toolchain

ARM Jlink连接ZCU102的A53失败怎么办

帖中未给出有效解决方案

Vivado Toolchain

AXI 1G/2.5 Ethernet子系统SGMII无RX数据如何排查

提问者仅给出排查建议，未确认根因

Vivado Toolchain

AXI Crossbar 从机 ID 宽度配置导致 RID 返回错误？

重新生成 xci 文件后问题解决

Vivado Toolchain

AXI DMA与自定义IP握手问题

改用寄存器位控制data_valid后DMA_Tdata正常变化

Vivado Toolchain

AXI DMA的Tready信号为何为低？

帖中未给出结论，仅询问DMA是否初始化

Vivado Toolchain

AXI DMA简单模式下S2MM传输丢首字与二次传输失败

需保证DMA传输长度不小于tlast周期，否则传输异常

Vivado Toolchain

AXI Ethernet GTX CLK 经 Clocking Wizard 出现 hold 时序违例如何解决

根因未确定，需补充时序报告并检查时钟约束与连接

Vivado Toolchain

AXI Ethernet连接自定义IP后BSP创建失败

将驱动复制到本地仓库并修改后，SDK优先使用本地驱动避免冲突

Vivado Toolchain

Add PBlock 为何添加失败的 BSCAN 约束？

该约束被误加，删除后可完成实现，疑似工具 bug

Vivado Toolchain

Alveo 250 write_bitstream 报 resetn_0 端口 DRC 错误如何解决

问题未解决，发帖人请求提供 routed.dcp 进一步排查

Vivado Toolchain

Alveo U200卡在903f，SC WP#阻止JTAG写SPI Flash

SC写保护导致JTAG SPI Flash写入被阻止，恢复步骤无法完成

Vivado Toolchain

Alveo U50运行xclbin报Segmentation fault原因

疑似XRT设置问题，但未确认根因，问题未解决

Vivado Toolchain

Alveo U55C维护口UART无法响应

需确认所用UART对应功能，JTAG口不能作UART使用

Vivado Toolchain

Alveo V80 JTAG无法识别设备如何排查

需先确认LED状态与散热，判断是否因无有效固件或过热导致

Vivado Toolchain

Alveo V80双AUX供电时主机挂起且DDRMC_1校准超时

问题原因未确定，需先确认单AUX时连接的是AUX1还是AUX2

Vivado Toolchain

Artix-7 MIG7 IOSTANDARD与Bank电压冲突如何解决

移除冲突端口的IOSTANDARD约束后DRC错误消除，剩余警告多数可忽略

Vivado Toolchain

Artix7通过JTAG烧写SPI Flash需改模式引脚吗

无需改模式引脚或拉低INIT，JTAG优先级最高可直接烧写SPI Flash

Vivado Toolchain

Aurora 64B66B示例中datavalid_neg_r为何用下降沿时钟

疑似IP示例设计缺陷，帖中无官方结论

Vivado Toolchain

BASYS 3 能否用 PMOD 引脚输入外部时钟？

PMOD 若连到 MRCC 引脚可作时钟输入，否则时序性能差；约束修改帖中未给出结论

Vivado Toolchain

BD中DDR4 IP接口选项为何灰显无法编辑

BD中DDR4 IP强制使用AXI shim，需改用标准工程流程才能选原生接口

Vivado Toolchain

BD中自定义IP端口变化后如何更新

提问者通过手动复制更新后的.vhd文件使综合通过，根因未确认

Vivado Toolchain

BIST通过且GPIO LED亮但无法通过JTAG烧录固件

帖中仅要求提供板卡信息，未给出结论

Vivado Toolchain

BPI Flash启动时DDR4 MIG校准失败如何解决

增加CCLK周期至127可解决该校准失败问题

Vivado Toolchain

Basys3上400MHz时钟时序不满足如何解决

需检查时钟交互并优化高频率逻辑路径

Vivado Toolchain

Block Design 综合因路径过长失败

Windows 路径长度超限导致综合失败，可参考 AR52787 或改用 Linux

CLK66MHZ 的 LVCMOS18 IO 无法布局，如何解决？

帖中未给出明确根因与解决结论

Vivado Toolchain

CORDIC IP sin/cos结果乘法综合报Synth 8-502错误

问题未确认解决，根因待查

Vivado Toolchain

Clocking Wizard输出930MHz时钟时序不满足如何解决

933MHz超出BUFG上限，需避开BUFG或改用其他方案

Vivado Toolchain

DDR3 MIG sys_clk失锁：LVDS与DIFF_SSTL15如何选？

LVDS在1.5V HP bank可用，但失锁根因未确认

Vivado Toolchain

DDR4 IP 内 MMCM 时钟路径时序失败如何复位

可用 MIG 的 ui_clk_sync_rst 作为全局复位

Vivado Toolchain

DDR4 MIG IP 导致时序不收敛如何解决

帖中未给出有效解决方案，仅重复问题描述

Vivado Toolchain

DDR4字节规划器DM位报PACKAGE_PIN严重警告

端口改为inout后该警告可解决

Vivado Toolchain

DDR接口时序提取：get_timing_paths对DQS/CK失败

用Export I/O Ports导出封装延迟csv供硬件设计参考

Vivado Toolchain

DDR端口被当作pin且OUTPUT_IMPEDANCE属性报错如何解决

修正TCL脚本中综合命令的引号语法后问题解决

Vivado Toolchain

DFX中Critical Warning 20-2294恢复引脚失败含义

该警告可能因不同网表边界处引脚存在差异而报告

Vivado Toolchain

DFX中静态与动态区域间为何加tiny pblock

tiny pblock用于隔离静态与动态区域，但根因未明确

Vivado Toolchain

DFX动态pblock边界被工具调整导致HDPR-29报错

SNAPPING_MODE自动调整了pblock边界，需确认实际覆盖区域

Vivado Toolchain

D触发器异步复位后仿时序仿真报错怎么办

实现未完成则无后仿网表，需先解决综合实现问题

Vivado Toolchain

FFT v7.1 在 Spartan 6 LX25 上映射失败

减少 FFT 实例数并调整位宽后重新生成核，但根因未明确

Vivado Toolchain

FPGA输入输出max/min延迟约束与BUFG/OBUF延迟导致建立时间违例

缓冲器延迟与时钟频率无关，需用MMCM/PLL、IDELAY/ODELAY或输入输出寄存器对齐时序

Vivado Toolchain

GT REFCLK引脚是否需要指定IOSTANDARD？

建议移除GT REFCLK引脚的IOSTANDARD约束并查数据手册

Vivado Toolchain

GTYE4_CHANNEL是否固定绑定到封装引脚？

GTY引脚固定绑定到GTYE4_CHANNEL，不可任意布线，可查UG575

Vivado Toolchain

Genesys2许可证已激活但综合仍失败如何解决

建议设置许可证环境变量，或由AMD后端处理该已知问题

Vivado Toolchain

HDL Coder生成模块综合无限运行怎么办？

建议检查是否大量循环/大RAM及综合约束是否不当

Vivado Toolchain

HDMI 2.1 TX FRL模式如何正确输入8K30原生接口数据

官方建议查阅产品指南与ZCU106示例设计，8K30问题未解决

Vivado Toolchain

HDMI2.1 IP 引脚交换在 Vivado 2024.2 失效？

XDC 改引脚无效，需在 IP GUI 分配或 opt design 用 tcl 修正

Vivado Toolchain

HDPR可重构单元Pblock未对齐PU边界怎么办

按UG909将动态区域Pblock对齐PU，可设置SNAPPING_MODE为on

Hello World 程序下载时无法连接主机 192.168.0.1

提问者被指向另一篇论坛帖，帖中未给出解决方案

Vivado Toolchain

IBERT示例设计能否集成到现有工程？

Artix-7不支持将IBERT IP集成到现有设计，UltraScale系列可用In-System IBERT

Vivado Toolchain

IDELAYCTRL未LOC或未分组报错如何解决

每个IODELAY_GROUP只放一个IDELAYCTRL且不设LOC，工具会自动复制

Vivado Toolchain

IDELAYCTRL的LOC约束报错18-4383如何解决

LOC约束中的site无效，且IDELAYCTRL可能无需手动放置

Vivado Toolchain

IDELAYE3的CE/INC需在时钟下降沿变化吗？

该图只要求满足上升沿的建立/保持时间，并非必须在下降沿变化

Vivado Toolchain

ILA LUT 输入未驱动导致 Opt 31-65 报错

帖中未给出明确解决方案，仍在排查中

Vivado Toolchain

ILA core时钟停止无法arm如何排查

建议检查ILA时钟源并查阅相关Answer Record

Vivado Toolchain

ILA 探针不匹配完整端口时如何用大于触发？

有用户称重启 Hardware Manager 和工程后问题解决

Vivado Toolchain

ILA报错27-3312波形数据损坏如何解决

建议启用时钟分频、使用可靠free running时钟并减小采样深度

Vivado Toolchain

ILA无法使用MMCM生成的12MHz时钟？

重建MMCM并强制重编译后ILA恢复正常，确切原因未明

Vivado Toolchain

ILA无法触发信号如何解决？

降低JTAG速度并确保时钟自由运行后可触发

ILA添加总线探针时选错探针并触发设置报错

通过编辑ltx文件将同名探针net名改为唯一可规避该问题

ILA连接OSERDES信号导致Route 35-54布线失败

OSERDES无回fabric路径，需改在OSERDES前或用fabric串行器读取

Vivado Toolchain

IOBUF三态缓冲被综合优化掉且XDC找不到U0单元

警告多为OOC IP综合阶段正常现象，提问者最终改用代码硬实例化解决

Vivado Toolchain

IOB寄存器输出200MHz时序失败如何解决

LVCMOS33无法达到DDR400，需改缓冲类型或降频，并做延迟调整

Vivado Toolchain

IP约束文件处理顺序问题

设置PROCESSING_ORDER为NORMAL可临时解决但重置项目后丢失，根本原因未明确

Vivado Toolchain

ISE 11.1 WebPACK 许可证安装失败怎么办？

删除旧机器许可证后可为新机器重新生成。

Vivado Toolchain

ISE 14.7 MAP报错place:543资源未满却无法布局

疑似ISE工具本身问题，仅能尝试不同MAP选项规避

ISE中如何将启动时钟改为JTAG CLK？

需在ISE中将启动时钟选项改为JTAG，但14.7下的具体位置帖中未确认

Vivado Toolchain

JESD IP 运行顶层设备命令后 Link0 CGS/ILAS 失败原因？

帖中仅给出调试指南与相似帖链接，未给出明确根因

Vivado Toolchain

JESD PHY引脚分配导致布局错误

引脚分配方案不可实现，需将合并的JESD_PHY引脚放到同一GTH通道

Vivado Toolchain

JTAG USB Platform 2 设备无法识别怎么办？

需先确认设备管理器能否枚举硬件，再按平台安装Vitis自带线缆驱动

Vivado Toolchain

JTAG-AXI IP 在 Vivado 2021.2 中报 BRAM CLOCK_DOMAINS 错误怎么办？

修改 CLOCK_DOMAINS 后仍报新错误，问题未解决，等待官方更新

Vivado Toolchain

JTAG启动时0x100000内存写入报MMU fault如何解决

问题未解决，建议先验证DDR是否正常

Vivado Toolchain

JTAG时钟引脚落在N端CCIO导致DRC PLIO-9报错如何解决

避免将N端CCIO引脚上的信号用作时钟，改为数据使能后错误消失

Vivado Toolchain

JTAG线缆报目标未检测到设备，可能原因？

帖中未给出明确根因，仅列出多项排查建议

Vivado Toolchain

JTAG配置设置已弃用且FPGA编程报未知错误怎么办

JTAG配置设置已弃用，建议改用Target connections查看

Vivado Toolchain

K26加密器件JTAG连接Vivado报错如何排查

提问者排查tamper设置与JTAG适配器均无效，问题未解决

Vivado Toolchain

K26模块JTAG模式无法下载比特流且POR为低

疑似单块K26模块问题，建议走RMA流程

Vivado Toolchain

K26模块PS电源VCCOEN_PS_M2C未拉高如何解决

需用VCC_5V0 PG信号控制POWER_OFF_C2M_L，而非悬空

Vivado Toolchain

KC705上3线SPI接口综合出现时序错误

需改用合法时钟源，避免组合逻辑生成时钟

Vivado Toolchain

KC705工程如何迁移到Alveo U50并修改约束

IP需转换、引脚约束需替换，时序约束可沿用

Vivado Toolchain

KC705板载200MHz时钟IOSTANDARD无法分配怎么办？

需按差分对连接两个引脚并使用LVDS标准，而非LVCMOS25

Vivado Toolchain

KCU105上Petalinux从JTAG启动正常但QSPI启动失败

关闭Performance Mode后uboot可访问QSPI，该问题已解决

Vivado Toolchain

KCU116 板 sysclk_125 引脚分配报错如何解决

该 bank 无 CMT 站点，需改用非专用时钟路由约束，但会引入额外偏斜影响时序

Vivado Toolchain

KCU116上电后Vivado无法检测到器件

疑似电源系统问题导致JTAG无法识别器件，根因未确认

Vivado Toolchain

KD240用K24I SOM镜像JTAG启动失败

应使用KD240 Starter Kit专用BSP，而非K24I SOM包

Vivado Toolchain

KR260上JTAG-AXI调试核检测为何间歇失败？

扫描链与核均正常，疑与debug hub时钟未自由运行有关，根因未确认

Vivado Toolchain

Kintex 7 上 10GE 子系统引脚分配失败

需手动修改自动生成的 PCIe XDC 中冲突的 GTX 位置约束

Vivado Toolchain

Kintex Ultrascale+ 775到387.5MHz跨时钟域同步时序不收敛

改用Performance实现策略后时序通过，但根因未确认

Vivado Toolchain

Kintex Ultrascale与多片Artix同链JTAG间歇性失败

问题未解决，仅推测可能与PCB阻抗失配或板卡故障有关

Vivado Toolchain

LPDDR4命令地址引脚无法移动到其他引脚

建议用Advanced IO planner自动分配LPDDR4引脚

Vivado Toolchain

LPDDR4命令地址控制时钟引脚被固定在triplet中无法移动

该问题为Vivado已知bug，已在2023.1版本修复

Vivado Toolchain

LVDS_25输出端口在布局时报错如何解决

提问者使用ZCU102的HR bank，询问能否与HP bank IO一起用于SDR接口，帖中未给出结论

Vivado Toolchain

Labtools 27-3755 PL电源状态OFF无法编程PL如何解决

按提示检查POR_B与PS模式引脚后问题仍未解决，帖中无最终结论

Vivado Toolchain

Linux下VLM无法设置许可环境变量怎么办？

Linux需通过shell的export命令设置XILINXD_LICENSE_FILE

Vivado Toolchain

Linux下如何设置Vivado许可环境变量

Linux需在shell中用export/setenv设置XILINXD_LICENSE_FILE

Vivado Toolchain

Linux版Vivado 2018.3生成bitstream卡在加载IP仓库

未复现，疑与操作系统有关，建议使用Vivado支持的操作系统

Vivado Toolchain

MIG DDR3 仿真中 init_calib_complete 不拉高

clk_ref 未正确提供导致校准无法完成，问题已解决

Vivado Toolchain

MIPI CSI2 Rx IP 的每时钟像素数为何硬编码为4？

可在 IP GUI 中修改并重新生成，但移植报错原因未明确。

Vivado Toolchain

MIPI D-PHY修改引脚分配后综合报PACKAGE_PIN警告

将IP生成的未使用引脚加入顶层设计后问题解决

Vivado Toolchain

MIPI DPHY 4lane RX 引脚分配警告如何处理

该警告可忽略，若无法使用连续引脚分配

Vivado Toolchain

MIPI RX引脚分配报Place 30-687错误如何解决

建议将时钟引脚改接GC引脚，最终问题已解决但未说明具体原因

Vivado Toolchain

MMCM DRP如何配置占空比、CLKOUT4_CASCADE及M/D/O参数

DRP可改占空比和分频，但CLKOUT4_CASCADE及配置未生效问题帖中无定论

Vivado Toolchain

MMCM动态相移时出现时序错误怎么办

跨时钟域路径需用CDCC处理或统一时钟，不能忽略时序错误

Vivado Toolchain

MMCM动态重配置后如何设置输出时钟约束

可用create_generated_clock -add为MMCM输出定义约束，但重配置后复位及电流问题未解决

Vivado Toolchain

MMCM只启用2个输出时钟为何报告4个且时序不满足？

1GHz在FPGA fabric中不可实现，复制时钟导致额外时序路径

Vivado Toolchain

MPSOC JTAG启动FPGA及独立应用访问PL失败

问题与Vitis调试器无关，疑为时钟毛刺导致IP锁死

Vivado Toolchain

MPSOC QSPI X8 dual parallel模式Vitis无法烧写flash

Xilinx未对QSPI X8 dual parallel模式做限制，根因未明确

Vivado Toolchain

MapLib:30 LOC约束AB3报错如何解决

器件型号与实际板卡不符，更改器件后问题解决

Vivado Toolchain

MicroBlaze内存改到0x80000000后报Memdata 28-345错误

修改MicroBlaze的Vector Base Address以匹配新的LMB地址即可解决

Vivado Toolchain

MicroBlaze程序为何仅在JTAG连接时正常运行

问题未定位，仅推测程序卡住或未启动

Vivado Toolchain

Microblaze设计综合时Vivado崩溃退出

多台机器均崩溃，原因未确定，版主提出路径、内存、许可证库及安装器件等排查方向

Vivado Toolchain

Micron EMMC MTFC8GAMALBH-AAT 能否作为 Zynq Ultrascale+ MPSoC 启动设备？

帖中未给出结论，仅推测其为已支持型号的较新版本。

Vivado Toolchain

Model Composer 中 CIC Compiler 4.0 改变复位或时钟使能时序后输出异常

问题疑似为 Model Composer 中 CIC Compiler 4.0 块特有，根因尚未确认

Vivado Toolchain

ModularNoC 90-10 未解析模块警告如何解决

帖中仅猜测为引脚约束错误，未给出确定结论

Vivado Toolchain

Multiboot更新失败后偶现Not programmed且不回落gold

推测BAD_PACKET_ERROR导致配置卡死无法回落，建议用barrier image验证

Vivado Toolchain

Nexys 4 Video板DRC引脚约束错误如何解决

使用NexysVideo_Master.xdc补齐端口IOSTANDARD后解决

Vivado Toolchain

Nexys A7 采集ADC数据时I/O延迟时序问题如何解决

讨论中建议用ODDR转发时钟并避免PMOD高速信号，问题未闭环

Vivado Toolchain

PAD符号KEY0的IOSTANDARD未定义如何解决？

需在UCF中为引脚补充正确的IOSTANDARD定义

Vivado Toolchain

PCIe DMA子系统自定义IP流传输问题

问题未解决，回答者仅提出可能方向，无明确结论

Vivado Toolchain

PR Pblock 与 XADC 同时钟区如何绘制？

帖中未给出明确解决结论

Vivado Toolchain

PS7与自定义IP在Vivado中出现时序错误

需解决时序违例后才能达到目标频率

Vivado Toolchain

Pblock大小会影响部分重配置失败吗？

增大Pblock后问题消失，但根因帖中未明确

Vivado Toolchain

Pblock报DRC HDPR-6逻辑非法放置怎么办

非工具内部错误，需修改Pblock区域使其不覆盖该静态逻辑

Vivado Toolchain

Pblock约束导致placer无法布局报错

pblock需包含所用时钟资源，但根因未确认

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PetaLinux 2017.3 自定义 IP 导致 HSI 报错

改用 TCL 命令行添加 IP 仓库路径后问题解决

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PetaLinux JTAG启动报invalid dtb与machine ID错误如何解决

默认dtb偏移过大导致启动失败，改用u-boot流程并手动指定地址后解决

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PetaLinux v2021.2 构建报错 xsdps.h 缺失

帖中未给出解决方案，问题未解决

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PetaLinux工具链交叉编译bal-sdk的CMake配置问题

添加CMAKE_TRY_COMPILE_TARGET_TYPE后原问题解决，但.o文件缺失问题仍未解决

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PetaLinux离线打包生成boot.bin报错找不到路径怎么办

建议使用给出的petalinux-package命令重新打包boot.bin

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Petalinux 2017.2 如何将自定义 IP 驱动改为 generic-uio？

在 system-user.dtsi 中引用并覆盖生成节点的 compatible 为 generic-uio

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Petalinux 中无法访问自定义 IP 基地址

问题未解决，建议从 dtb 与设备树配置方向排查

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Petalinux 修改配置后 u-boot 编译失败

回答仅建议核对 ug1144 环境配置，未给出根因

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Petalinux 自定义 IP 构建失败于 zynq FSBL

需检查自动生成的 xparameters.h 是否缺少 #endif

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Petalinux2022.1离线编译缺少pydot包导致do_fetch失败

按离线配置步骤设置pre-mirror与local sstate并启用BB NO NETWORK后编译

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Petalinux设备树生成器为何漏掉自定义IP的时钟？

自定义IP的设备树需用户手动修改，dtg不会自动生成完整定义

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Picozed 7030 FMC卡时钟输出IOSTANDARD与位置约束报错

问题未解决，帖中未给出明确根因与结论

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Place 30-487 pblock切片不足如何解决

BUFHCE替换为BUFGCE后问题解决

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Place 30-99 SLL cut violation 如何解决？

建议通过 floorplan 减少跨 SLR 网络数，具体方法帖中未明确

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Platform Cable USB II 报错找不到电缆

建议排查是否有软件限制 USB 设备使用

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RFDC与DDR设计中出现时序错误如何解决

建议用MMCM从clk_dac0生成FIFO主侧时钟替代pl_clk1

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RTL kernel 内含自定义 IP 的 ILA 黑盒错误如何解决？

帖中未给出明确解决方案，仅建议参考 UG1393 文档

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Re-Package IP与Create and Package New IP有何区别

两种打包方式行为不同，原因帖中未明确

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Router无法修复不可布引脚保持违例怎么办

若时序报告无违例且布线无错误可忽略该警告

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SDK 2017.4 为自定义 IP 生成 BSP 时 axi_ethernet 无驱动

改用与旧版 axi_ethernet IP 兼容的旧版库后问题解决

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SDK 添加自定义 IP 驱动后构建报缺少 makefile 怎么办

文件名大小写不匹配导致驱动构建失败，需在 XSCT Console 中排查

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SOC仿真elaborate步骤失败如何解决？

清除VRFC 10-3091警告后elaborate错误可消失

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SRIO example design 的 ILA 用 log_clk 无法查看波形

log_clk 疑似未产生，换稳定时钟后 ILA 可查看波形

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Spartan-6 ISE 14.7 实现设计时约束文件报错如何解决？

修正 UCF 中 NET 后多余端口名后实现成功

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Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错

需确认 K7 在当前封装是否有效，无效则改到 MCB bank 内有效引脚

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Spartan-6 能否不用 JTAG 直接配置 XCF32P PROM？

帖中未给出结论，问题仍待解答。

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System ILA监控AXI Quad SPI时Chipscope 16-3警告如何解决

需通过中间模块将IOB内信号引出到内部再供ILA观测

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TIMING-17#5 非时钟驱动时序单元警告如何解决

需为该时钟网络补充时钟约束以消除警告

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Tandem PROM中PCIe TX_P/N引脚无法分配怎么办

建议参考PG213示例流程并检查综合后IO报告

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Tandem配置下IBUF被放入stage1 Pblock报HDTC-6如何解决

多种约束尝试后错误仍存在，帖中未给出最终解决办法

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U250设计时序时过时不过，原因何在？

时序裕量过小导致结果不稳定，可用增量实现或更强策略改善

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U280 ES1 构建报 Part 未安装如何解决

需安装 U280 ES1 development shell 才能构建工程

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U280上Vivado2020.2流程：硬件管理器未检测到卡且仿真编译报错

安装USB驱动后问题解决

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UCF约束文件实现报错如何解决

去掉IOSTANDARD中的空格改为LVCMOS33后重跑，但随后又出现其他错误

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USB设备因总线供电不足被拒绝配置怎么办

需确认板载Hub是否自供电并能提供500mA，可改用自供电Hub

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USF-XSim-62编译步骤失败如何排查？

需查看compile.log定位具体错误，权限已确认开启

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UltraScale收发器例程时钟无公共节点警告如何解决

回答建议去掉手动CLKOUT3约束并确保输入引脚约束正确，根因未确认

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Ultrascale+ GTY IP 使用 PICXO(FRACXO) 报 OPLL0_SDM_CFG0 警告

GTY IP 目前不适合 FRACXO 模式，PICXO 模式可用且 10Gbps 已验证

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Ultrascale+ JTAG启动报CBR not done如何排查

需运行社区脚本读取error_status进一步定位，根因未确定

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V80 10G/25G以太网示例写设备镜像失败因dclk无LOC约束

通过I/O Ports选GT refclk LOC，并用CIPS生成100MHz时钟作dclk

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V80 GTM DRP时钟用BD22引脚导致实现报错如何解决

改用CIPS IP的PL Fabric Clock作为GTM DRP时钟后成功生成device image

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VAI_C编译报错找不到ReLU层优化模式怎么办

将ReLU层移到残差分支之前后编译成功

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VC707上312.5MHz IP时序不收敛如何解决

建议增加流水线寄存器拆分11级逻辑以改善时序

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VC707用户时钟AL34网络未布线DRC警告

检查端口结构，用输入差分端口直接驱动IBUFGDS

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VCK190烧写bitstream报PLM Error 0x32B如何解决

DIMM未插紧导致DDR失败，重新插紧后烧写与启动正常

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VCK190集成DPU时aiecompiler设备名报错如何解决

替换compile_ip.csh.221中的-device参数为-platform后问题解决

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VCK5000 上 XRT 安装编译失败如何解决？

将内核回退到 5.8.0-63 后可安装 XRT 2.9.317

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VCS仿真时钟IP核报IBUFDS找不到错误

用户参考Vivado生成的脚本合并命令到自己的makefile后仿真成功

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VCU TRD 2018.3 实现时序不满足

问题未解决，官方仍在调查中

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VCU108 设置 PACKAGE_PIN 和 IOSTANDARD 后实现报错

AL20 为配置专用时钟引脚，应改用 SYSCLK2_300_P 并经 MMCM 转换

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VCU110评估板许可证有效但Vivado综合失败

已尝试重启、重托管到MAC及诊断变量，问题仍未解决

Vivado Toolchain · Selection & Tools

VCU118 JTAG无法连接且SW1开关无效如何解决

按官方检查清单排查供电、启动模式与跳线，根因尚未确定

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VCU118 时钟引脚与 BUFG 布局次优报错如何解决

多位用户讨论后仍未定位原因，帖中无解决方案

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VCU118上MIPI D-PHY RX引脚分配实现报错

需确保RIU_CLK由有效200MHz时钟驱动并正确约束

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VCU仅启用编码时GStreamer报资源不足如何解决

问题未解决，需补充cap设置并确认rootfs中VCU库是否齐全

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VERSAL添加调试网络或ILA IP时报错如何解决？

缩短工程路径长度后问题解决

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VHDL 如何连接 SV 组端口数组？

建议改用可综合此类数组的 Synplify Pro

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VHDL仿真报错Formal min无实际值或默认值

错误不在所贴代码中，min是bitram实体的输入，问题应在其他封装代码中

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VHK158板OSPI Flash编程失败如何排查？

建议先排除板卡问题并确认JTAG模式与CIPS中OSPI使能

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VMware中Ubuntu下ZCU102 USB-JTAG无法使用

帖中未给出解决结论，问题仍待排查

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VP1202_SE JTAG加载PDI后报错如何排查

不带DDR可正常加载，怀疑DDR配置不匹配或供电问题，根因未确认

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VPL HDPR-18：cell 无 Pblock 范围错误

需让 pblock 覆盖 BUFG 单元或避免推断 BUFG

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VU33P自定义板TDO无信号，JTAG链不识别

需确认TAP复位是否正常，否则可能为信号完整性问题或FPGA故障

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Versal 1802 非JTAG启动模式下如何通过JTAG烧写BOOT.BIN

用mwr 0xf1260200 0x0100改boot mode后rst即可program BOOT.BIN

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Versal Prime JTAG编程报ROM配置数据错误如何解决

使用最小化已知良好PDI后烧录恢复正常

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Versal Prime JTAG连接失败如何排查？

建议检查JTAG引脚上拉电阻及FPGA模式

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Versal VE2302 JTAG 报 DAP security gate closed 无法烧录

建议先确认板上 JTAG 模式开关设置正确

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Versal VPK120 用 U34 引脚做自由时钟位流生成报错

帖中未给出解决方案，问题未解决

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Vision库示例构建出现Trace hub警告并导致时序错误

帖中未给出根因或解决方案

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Vitis 2020.1 自定义IP驱动链接报错

帖中未给出明确根因与解决方案

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Vitis 2020.2 Program Flash烧写mt25ql512失败无响应

提问者称已找到错误并修复，Vitis烧写恢复正常，但未说明具体原因

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Vitis 2020.2 中 LOC 约束无法放置 GTY 8 lane 收发器

移除并重新应用 GT_CHANNEL 的 LOC/BEL 属性，或修正 postopt.tcl 中冲突的收发器引脚约束

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Vitis 2021.2 中 Makefile 报错如何解决

修改 makefile 未解决，问题待 AMD 修复，用户已通过 EZMove 上传工程

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Vitis AIE 仿真编译报 MapperPartitioner 运行时利用率超限

重写 graph 文件后错误消失，疑为连接定义错误所致

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Vitis Classic 2023.2 在 UTM 虚拟机中无法连接 ZYBO Z7 下载程序

将 UTM 虚拟机 USB 支持改为 USB 3.0 (XHCI) 后可正常下载并调试

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Vitis HLS 中如何配置以消除 WIDTHEXPAND 警告

帖中未给出配置方法或结论

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Vitis Unified 2024.2 自定义IP生成xxgate_g.c文件名错误

添加-type advanced选项后config文件正确生成

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Vitis Unified 2025.2 自定义IP驱动检测与平台生成问题

按脚本移植驱动到SDT框架并在Vitis Unified 2025.2中重新生成BSP后，驱动可被正常添加

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Vitis Unified IDE 2025.1 无法在 Program Device 中检测到 FPGA 目标

Vivado 和 XSCT 能识别目标，但 Vitis Unified IDE 的 Program Device 无法检测到，帖中未给出结论

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Vitis 无法单步进入自定义 IP 驱动库

帖中未给出结论，仅提出如何配置调试器以调试该库

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Vitis 编程 Genesys2 报找不到 FPGA 设备

问题未解决，重装后仍因 data2mem 调用失败无法编程

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Vitis-AI 中 cd 到 mpsoc 目录报错怎么办？

建议检出 Vitis-AI 2.5 分支后重试

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Vitis-AI 交叉编译环境安装时 cd 路径报错怎么办？

按所用版本选择正确路径并在克隆目录下执行即可

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Vitis中程序设备无法检测处理器且无法选择ELF文件

程序设备GUI用于填充PL的BRAM，Zynq Ultrascale更新DDR应通过bootgen修改BIF文件

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Vitis串口Hello World无法在Teraterm显示

问题未解决，仍在确认bit流是否包含MicroBlaze及其外设

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Vitis内核中自定义IP打包缺失文件导致vpl失败

建议用--user_ip_repo_paths指向自定义IP文件，问题是否解决帖中未确认

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Vitis构建来自IP仓库的IP平台时报错

重新创建IP后问题解决

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Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用

帖中仅指出自定义驱动需按移植指南适配，未给出结论

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Vitis自定义IP构建BSP时报*.c无效参数错误

帖中仅重复报错信息，未给出根因或解决方案

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Vitis运行hw示例报无法打开设备文件

重装升级组件或暴露/dev/xfpga可解决，根因未确认

Vivado 13.2 Zynq 7000 自定义IP封装后实现报错

封装IP前移除OOC IP并检查Box Type设置

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Vivado 18.2 中 IP 显示红锁无法修改怎么办

迁移或升级后需报告 IP 状态并升级所选 IP

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Vivado 2014.2 无法向特定工程添加自定义 IP

根因未确认，xgui 缺失仅为猜测，补上后仍有人失败

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Vivado 2015 升级到 2021 如何不升级 IP

不支持在不升级 IP 的情况下跨 Vivado 大版本迁移

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Vivado 2015.4 netlist flow 中 BSCANE2 无法布局

发帖人自行解决，但未说明解决方法

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Vivado 2016.2 打包 IP 时崩溃

删除 component.xml 并重建 IP 可绕过崩溃，根因未确认

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Vivado 2016.4 生成比特流报 std_logic_1164 找不到

疑似安装问题，建议重装 Vivado 并共享代码排查

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Vivado 2017.1 找不到 clk_wiz:5.2 的 IP 定义

需用脚本对应的 Vivado 2015.3 重建工程

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Vivado 2017.2 时序摘要显示不一致怎么办？

建议升级 Vivado 并用 Tcl 生成报告核对时序结果

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Vivado 2017.2 自定义 IP 升级报 IP_Flow 19-3899 警告

该提示仅为警告，可忽略

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Vivado 2017.3报Synthesis/xc7z045许可错误但管理器显示有效

将lmgrd与xilinxd统一升级到v11.14并重启许可服务器即可解决

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Vivado 2018.2 WebPACK 综合排队并报 loader.bat 未找到

疑似因操作系统版本不受支持导致，帖中未给出最终解决

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Vivado 2018.3 出现 timing 38-282 严重警告如何解决？

需在过长时序路径中插入寄存器以解决时序违例

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Vivado 2020.1 综合二维数组索引时内存耗尽崩溃

问题定位到二维数组索引写法，但根因未确认

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Vivado 2020.2 打开 block design 时崩溃如何解决

清理仓库并用 write_tcl 重建工程后不再崩溃

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Vivado 2020.2 自定义IP升级后Address Editor崩溃

更新Java并完整重装Vivado可解决该问题

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Vivado 2020.2在Ubuntu 20.04刷新IP目录时卡死

仅提供参考链接，未给出明确解决方案

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Vivado 2021.1 对 ZYNQ XC7Z020 编程 Efuse 是否有问题？

问题未解决，发帖人暂停操作以免第三块板变砖

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Vivado 2021.1综合/实现网表名称错乱？

帖中仅描述现象，未给出原因或解决方案

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Vivado 2021.2 合成许可证版本无效如何解决？

需确认许可证 version limit 是否满足 Vivado 2021.2 要求

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Vivado 2021.2 找不到 Ultra96 板卡定义文件怎么办

帖中给出多种获取板卡文件的途径，但提问者最终回退到 2020.2，问题未确认解决

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Vivado 2021.2 无法加载 2016 生成的用户 IP 仓库？

清空 ip_repo_paths 并更新 IP 目录，可直接选用内置 IP

Vivado Toolchain

Vivado 2021.2 生成比特流报错但无具体错误

建议查看实现日志并在 TCL 控制台重新生成比特流以定位错误

Vivado Toolchain

Vivado 2021.2 综合为何不再提示未使用输出端口等警告？

建议启用 -debug_log 获取更详细日志，警告抑制原因帖中未明确

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Vivado 2021.2 综合视频混合器 IP 卡死

卡在 IP 的 compile_c 阶段，帖中给出 HLS IP 补丁链接但未确认解决

Vivado Toolchain

Vivado 2021.2标准版能否在Win10家庭版运行？综合卡死

Win10家庭版未列入官方支持，综合卡死原因帖中未确认

Vivado Toolchain

Vivado 2022.1 添加 IP 仓库时挂起

疑似 Sigasi 语法检查器导致挂起，可切换检查器或调整缓存设置

Vivado Toolchain

Vivado 2022.2 无法添加 k26c 板卡部件

问题未解决，帖中未给出明确根因

Vivado Toolchain

Vivado 2023.1 实现阶段崩溃如何上传工程调试

AMD 已复现该崩溃，且已有内部 CR 跟踪同一崩溃堆栈

Vivado Toolchain

Vivado 2023.2 Linux实现时序问题而Windows正常？

问题尚未定论，AMD怀疑链接时缺失IP/BD时钟定义导致

Vivado Toolchain

Vivado 2023.2 查看仿真波形后崩溃并残留后台进程

按 AMD 建议尝试 AR#000036317 补丁，提问者尚未反馈结果

Vivado Toolchain

Vivado 2024.2 place_design报Place 30-99错误

问题未解决，官方仍在收集opt.dcp和Log以定位原因

Vivado Toolchain

Vivado 2024.2 创建封装IP生成的AXI-Lite代码问题

问题已提交工程团队处理，帖中未给出最终结论

Vivado Toolchain

Vivado 2024.2 顶层输入直连输出时 elaboration 报 critical warning 怎么办？

该 critical warning 为 elaboration 阶段预期行为，移除显式 IBUF 即可消除

Vivado Toolchain

Vivado 2025 与 2023 版本差异

升级前要知道的编译行为、器件支持与工具链变化

Vivado Toolchain · Selection & Tools

Vivado GUI 显示许可证但综合报无许可证错误

需为 xc7k325t 获取板卡许可证或 Vivado ML Enterprise 版许可证

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Vivado HLS 生成 AXI burst 读写自定义 IP 时为何总读到相同值

加入 Xil_DCacheDisable() 禁用 cache 后设计通过

Vivado Toolchain

Vivado HLS 综合报错：找不到时序约束文件

帖中未给出解决方案，仅附工程与截图

Vivado Toolchain

Vivado ILA 加载运行但不采集数据

多位用户复现同一问题，帖中未给出解决方案

Vivado Toolchain

Vivado IP生成失败与BOM保存失败如何解决

版本不一致可致此错误，但提问者问题根因未确认

Vivado Toolchain

Vivado JTAG配置报错但FPGA编程成功

FPGA实际编程成功但Vivado报错断开，根因未确定

Vivado Toolchain

Vivado JTAG链间歇检测失败并报Labtools错误

问题与Samtec延长线相关，去掉线缆即正常，根因未确定

Vivado Toolchain

Vivado License Manager 报错 Could not find host: 1691.0

问题与 DISPLAY 显示环境有关，改用 ssh -XY 连接可正常启动 vlm

Vivado Toolchain

Vivado License Manager 访问许可证文件时崩溃如何解决？

提问者尝试上述方法后问题仍存在，帖中未给出明确根因或解决方案

Vivado Toolchain

Vivado ML企业版许可证为何无法编译Simulink代码

需Vivado ML企业版加Vitis Model Composer许可证才能编译

Vivado Toolchain

Vivado ML标准版综合XCVU35P为何报许可证错误？

改用板卡选择方式，并向AMD申请获取U50板卡文件后问题解决

Vivado Toolchain

Vivado Package IP 中端口无法删除怎么办？

将端口重新导入到已注释这些端口的顶层 VHDL 文件后，端口即从 GUI 消失

Vivado Toolchain

Vivado Place 30-487：Pblock 切片约束无法满足

控制集过多可能推高 slice 需求，需减少控制集或扩大 pblock

Vivado Toolchain

Vivado TCL 生成 arb_master IP 报 VLNV 未找到

该 IP 需正确设置 IP 仓库路径，且帖中认为其功能/文档存在问题

Vivado Toolchain

Vivado Transceiver Wizard 如何映射到 LA 总线？

Transceiver Wizard 不适用于 RS-422，应使用 SelectIO 资源实现。

Vivado Toolchain

Vivado 地址映射出现 critical warning 怎么办？

检查 Address Editor 中 GPIO 与 Memory controller 的地址分配

Vivado Toolchain

Vivado 实现后 hold 时序违例过多如何解决？

Vivado 报错：XDC 中不支持 Bank 命令

该行仅为说明信息，加 # 注释后警告消失

Vivado Toolchain

Vivado 推断网络导致多驱动网络问题

问题根因未确定，建议检查顶层连接并重新生成设计

Vivado Toolchain

Vivado 无法检测自定义 IP 内 HDL 文件变更

帖中仅给出参考链接，未明确根因或解决方案

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Vivado 时序违例（WNS 为负）怎么修

从约束、流水线、逻辑化简三条路径收敛时序

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Vivado 重新加载用户 IP 仓库失败如何解决？

删除重复/嵌套的仓库条目后即可正常打包 IP

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Vivado2015.2添加ILA后报DRC RTSTAT-6局部冲突

建议改用网表插入调试探针流程重试，根因未确认

Vivado Toolchain

Vivado2021 JTAG识别XCVU33P-CIV IDCODE错误

序列号正常，两种bit均无法下载，需联系FAE开technical case进一步排查

Vivado Toolchain

Vivado2022.2 布局布线阶段时钟未完全布线报错

帖中仅复述报错，未给出根因或解决方案

Vivado Toolchain

Vivado2022.2报错ambiguous clock in event control为何？

该报错符合预期，需按异步复位触发器标准写法拆分代码

Vivado Toolchain

Vivado2022.2画pblock提示无有效site

疑似GUI Bug，可升级版本、换Part或手写Pblock约束规避

Vivado Toolchain

Vivado_init.tcl 导致 Vivado 卡死循环？

修正 XILINXD_LICENSE_FILE 拼写错误后问题解决

Vivado Toolchain

Vivado中BD 5-390找不到IP定义如何解决

建议使用教程指定的Vivado版本，脚本跨版本易出错

Vivado Toolchain

Vivado中BUFG IP报黑盒警告致时钟未自动添加

官方建议用write_bd_tcl复现问题以便进一步排查，根因未确定

Vivado Toolchain

Vivado中HDMI IP生成失败如何解决？

提问者尚无HDMI核许可证，需确认许可证与器件配置

Vivado Toolchain

Vivado中ODDRE1_inst的LOC约束报CRITICAL WARNING如何解决？

问题未解决，仅被要求提供testcase

Vivado Toolchain

Vivado中xpm_fifo_async模块找不到怎么办

BD设为Global可绕过，保留OOC需从整个工程封装IP

Vivado Toolchain

Vivado中传感器demosaic IP无法综合如何解决？

按建议先cd到C:\Xilinx再运行补丁脚本后，综合成功

Vivado Toolchain

Vivado为何同时报Synth 8-6014和8-3332？

两条信息内容重复，可屏蔽其一，根因待研发确认

Vivado Toolchain

Vivado仿真elaborate步骤失败如何解决？

多种规避方法可解决，根因未确认

Vivado Toolchain

Vivado仿真elaborate步骤执行elaborate.bat脚本失败

官方建议升级到Vivado 2021.2验证问题是否仍存在

Vivado Toolchain

Vivado仿真与ModelSim结果不一致如何排查？

问题未解决，需进一步验证delta-delay假设

Vivado Toolchain

Vivado升级后IP升级报12-3445错误

报错原因未确定，归档操作也失败，项目疑似损坏

Vivado Toolchain

Vivado合成报错找不到有效许可证怎么办？

用套件voucher生成正确许可证后，Vivado综合成功。

Vivado Toolchain

Vivado启动报Launcher time out如何解决

升级到2022.2及以上版本以解决Win11兼容问题

Vivado Toolchain

Vivado在IP packager中重新打包IP时崩溃

官方称2019.2不再支持，建议升级至2024.2；用户反馈2025.1仍复现，官方仍在收集复现步骤

Vivado Toolchain

Vivado在Windows 11上无法识别Pynq-z2

重装驱动无效，windrvr6仍无法安装，问题未解决

Vivado Toolchain

Vivado实现64位ALU时PC卡死内存耗尽

内存可能不足，建议减少线程并精简代码定位问题

Vivado Toolchain

Vivado实现报IO布局不可行[Place 30-58]如何解决？

帖中未给出明确根因与解决方案

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Vivado实现报Timing 38-282时序不满足如何解决

时序违例需查看详细报告，可加流水寄存器或降频，不能保证板级正常工作

Vivado Toolchain

Vivado工程中找不到添加自定义IP的入口怎么办

可通过IP Catalog的Add IP repository path或File->IP->New Location添加自定义IP

Vivado Toolchain

Vivado布局因pblock失败但未显示哪个pblock

错误未指明pblock，建议查利用率、pblock约束并尝试面积/拥塞策略

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Vivado布线失败：dphy路径时序违例与unroute nets

建议IBUFDS与MMCM不在同一Clock Region时中间插BUFG，问题待dcp分析确认

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Vivado布线报IO Clock Placer failed如何解决

重新建立时钟约束并移除部分内部buffer后满足实现要求

Vivado Toolchain

Vivado布线报Route 35-465错误如何排查？

根因未确定，需提供日志或设计进一步排查

Vivado Toolchain

Vivado打包自定义IP报错无法删除.cache目录

删除.cache并在TCL控制台切换到项目目录后可成功打包IP

Vivado Toolchain

Vivado打开工程即崩溃报c0000005如何解决

帖中未给出根因或解决方案，仅附崩溃转储信息

Vivado Toolchain

Vivado报12-1017无法删除运行目录文件

帖中未给出原因或解决方案

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Vivado报IOSTANDARD约束无法创建警告如何解决

需将sys_rst直连顶层端口，或仅用IP DCP而不添加IP XDC

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Vivado报Shape Builder 18-119无法创建DSP_chain

发帖人自行修复实现中的小bug后问题解决，具体原因未公开

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Vivado报无可用目标且jsn1可能被锁定怎么办

关闭防火墙或排除vvgl.exe可解决部分用户问题，原提问者未确认解决

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Vivado报错Common 17-345无有效许可证怎么办？

需确认许可证环境变量设置正确并重启Vivado，按指引提供诊断文件

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Vivado报错找不到librdi_common.so如何解决

帖中未给出有效解决方案，问题未解决

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Vivado无法检测到FPGA并报Labtoolstcl 44-494错误

帖中给出多项排查建议但未确认最终根因

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Vivado无法解密第三方加密IP怎么办？

需IP提供商使用Xilinx Key(IEEE 1735_V2)重新加密RTL

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Vivado时序数据校验和不兼容如何解决

该问题在2023.1已解决，对时序分析结果无影响

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Vivado构建参考设计时报ipservices加载失败

重试make或换用2021_r2版本可绕过该错误

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Vivado点击Elaborate Design后无报错闪退

若RTL无语法错误可跳过Elaborate步骤

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Vivado用VCS仿真IP时elaborate报vlogan语法错误

版本匹配关系已列出，但根因未确定，需继续研究

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Vivado用create_bd_cell加载BD时崩溃如何排查？

版主仅建议参考另一篇Linux下Vivado段错误帖子，未给出结论

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Vivado综合SIN查找表触发nloptAssert崩溃

已提交CR-991075，可用条件取反改写或加输出寄存器规避

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Vivado综合在Windows 11上卡在SMPTE SDI自定义IP

用convert_ngc生成的edn文件替换ngc文件后综合成功

Vivado综合报17-345许可证未找到如何解决

需检查许可证路径、版本期限及Vivado版本匹配情况

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Vivado综合报BOARD_PIN属性不存在警告

改用2020.1建工程再在2021.1打开可绕过该警告

Vivado Toolchain

Vivado综合报HDL 9-281无法打开include文件defines.v怎么办

将include文件与主文件放同一目录或配置include路径即可解决

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Vivado综合报retiming前向移动失败如何解决

寄存器不足导致retiming失败，可加寄存器或屏蔽告警

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Vivado综合报多驱动网络严重警告如何解决

帖中仅贴出警告与部分代码，未给出解决结论

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Vivado综合报错与IP许可证含义及KC705许可问题

评估许可证已过期，使用KC705需购买Vivado ML Enterprise许可证

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Vivado综合时xc7k325t许可证获取失败

xc7k325t缺少Synthesis许可证，其他Kintex-7器件可正常综合

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Vivado综合阶段BDD::operator~()导致崩溃

崩溃原因未确定，可能与代码风格或Vivado bug有关

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Vivado自动生成XDC时钟周期不一致如何处理

帖中未给出明确结论，仅讨论架构与约束问题

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Vivado行为仿真找不到输入时钟怎么办

帖中未给出明确结论，仅提供删除sim目录、重建工程和升级IP等排查建议

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Vivado行为仿真时无提示崩溃如何排查？

多轮排查后仍未定位根因，问题未解决

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Vivado许可证服务器崩溃时能否切换到eval许可证

Vivado不会按预期切换到eval许可证，建议改用三模块冗余许可证方案

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Vivado许可证管理器正常但综合报许可证错误

更新flexlm到最新版本11.17.2.0后许可证错误消失

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Vivado许可证重新生成次数超限如何重置

该限制已由版主重置，再次超限需提交工单请AMD客服重置

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Vivado设置端口LOC报site location无效

IO标准须与bank的Vcco电压匹配，且需注意引脚类型

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Vivado运行Model Composer Lab6报BD 5-390找不到IP定义

Vivado错误码是否有参考手册且含义固定？

错误ID在同一消息间保持一致，但无列出全部错误码的参考手册

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Vivado集成ILA编程时Tcl报错并崩溃

帖中未给出有效解决方案，根因未明确

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WSL 下 JTAG 运行报段错误如何解决？

WSL 非官方支持环境，JTAG/USB 问题未获解决

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Win11下如何给Spartan-6烧录程序？

可通过虚拟机运行ISE 14.7或改用其他烧录方式

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X3522安装后xilinx_efct驱动报错且红灯

官方建议联系support-nic@amd.com获取支持

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XC7VX690T JTAG下载bit不稳定如何排查

疑似SI/PI问题，需从电源纹波和JTAG信号质量入手排查

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XC7Z045FFG900的GTX bank与引脚分配错误

应查阅UG585和UG865获取Zynq-7000收发器布局图

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XCAU10P JTAG BSDL ID不匹配且链无法工作

释放PROGRAM引脚复位后即可获得正确JTAG ID

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XCKU060差分引脚A13/A12如何配置为单端

A13/A12为HP Bank 66差分引脚，可分配单端信号并设LVCMOS18

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XCVU47P 的 GTY Quad 225 能否放入 Pblock？

帖中未给出结论，问题仍未解决。

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XCZU15EG 的 N26Q256 QSPI Flash 编程报错如何排查？

需核对 Flash ID 与硬件连接，帖中未给出最终结论

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XCZU2CG LPDDR4读眼图LANE2/3偏窄是否正常

眼图异常疑为SI/PCB问题，校准参数调整未获解答

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XCZU3EG JTAG烧录报错Problem in running uboot如何解决

需将启动模式切换为JTAG后再进行QSPI flash编程

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XDC约束中括号与方括号混用导致无法生成比特流

将XDC中信号的圆括号改为方括号后问题解决

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XSOM 精化 PICXO 设计时报端口宽度错误

PICXO/FRACXO IP 不支持仿真，精化报错原因帖中未明确

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Xilinx DMA驱动在Linux 4.19编译报错如何解决

帖中未给出解决方案，仅有报错信息

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Xilinx FFT 9.1 无法用 VCS 2020.03 仿真？

帖中未给出解决结论，问题仍待 Synopsys 与 FFT IP 团队排查

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Xilinx安装器无法联网检查新版本怎么办

可改用SFD离线安装包绕过联网检查，但体积达104GB

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ZC706 J57接口的引脚分配在哪里查？

J57需经I2C接口使能，PS与J57无直接连接。

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ZC706上ILA报debug hub core未检测到怎么办

多种方法尝试后问题仍未解决，帖中无最终结论

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ZCU102 DisplayPort 1.4 RX直通设计时序失败且约束不全？

问题指向异步跨时钟路径，需补充适当约束，帖中未给出最终解决方案。

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ZCU102 FMC时钟引脚AA7在Vivado 2020.2中不可用

问题未解决，帖中未给出根因或结论

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ZCU102上JTAG端口打开失败且DAP状态30000021

问题未解决，回答者要求提供UART日志以进一步分析

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ZCU102差分对引脚AE10/AF10分配失败

差分引脚分配失败原因未确定，帖中无最终结论

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ZCU102移植到ZCU106后DRC未布线网络错误如何解决

建议对相关IBUF_OUT网络设置CLOCK_DEDICATED_ROUTE FALSE，但根因未确认

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ZCU104 BOARDUI 报错找不到 APU 目标如何解决

提问者通过设置 FTDI 序列号并修改 ftdieeprom.tcl 通过了 Program System Controller 测试

ZCU104 JESD PHY示例设计时钟引脚如何确定

建议查阅XTP484及ZCU104原理图和xdc文件确定引脚

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ZCU104 JTAG启动时BL31/ATF打印banner后崩溃

怀疑U-Boot加载方式有误，建议改用dow加载ELF验证

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ZCU104 PL端UART2引脚导致JTAG断开？

Rx/Tx接反已确认，但JTAG断开根因未定论

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ZCU104上MIG校准失败(cal fail)如何排查？

疑似引脚、DRAM参数或复位问题，根因未确认

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ZCU106上GT时钟未布通导致比特流生成失败

需核对GT位置与参考时钟约束，并用新器件重新生成IP

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ZCU106实现时IOSTANDARD报错如何解决？

错误源于驱动强度12mA不被支持，需修改该引脚驱动强度

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ZCU111 RFSoC starter design示例运行问题

帖中未给出结论

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ZCU208 DAC采样率10GHz烧写bit后DAC不工作

帖中未给出明确根因，建议分层定位是时钟配置还是自制bitstream问题

ZU+ FPGA 封装 IP 时 OOC 综合报错

PARAM_VALUE.USE_BOARD_FLOW 为 xgui.tcl 中硬编码参数，根因未定

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ZU3EG安全启动失败后JTAG被禁用如何恢复

MPSoC启动后无法重新启用JTAG，需在启动烧写前按文章68391处理

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ZU6处理器综合报错17-345许可证无效

XCZU6EG不在免费版支持范围，需购买或使用30天评估许可证

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ZYNQ IO设为高阻输入会损坏FPGA吗？

IO存在到VCCO和地的二极管，3.3V上拉会经二极管钳位，需电平转换或隔离

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ZYNQ bit转Flash烧写bin报位宽错误如何解决

按上述bitstream设置生成的无header bin可正常烧写Flash并启动

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ZYNQ7020烧写S25FL256SAGNFI001通信失败原因？

问题未解决，怀疑焊接、Flash器件或SPI AC时序问题

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ZYNQMP 4ev 在 Vitis 中 JTAG 找不到 ARM DAP

新增复位键电平持续为低导致芯片被复位，JTAG 无法识别 ARM DAP

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Zynq 7000 调试 CPU1 时找不到目标怎么办？

CPU1 未被识别，疑似与 eFUSE 或 CPU1 disable 位有关，帖中未给出最终结论

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Zynq 7007s efuse烧写提示成功但实际失败

帖中未给出根因结论，仅定位到PL efuse编程接口报错0xFFFF1600

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Zynq 7007s efuse烧写提示成功但实际失败如何排查

帖中未给出明确根因，仅指出PL efuse编程失败错误码0xFFFF1600

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Zynq PS以太网向PL自定义IP传数据需AXI DMA吗

PL为流接口时，用AXI DMA经HP到DDR再经GEM DMA是最简方案

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Zynq UltraScale+ MPSoC四核AMP裸机运行JTAG超时与EDITR not ready错误

帖中未给出根因或解决方案

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Zynq UltraScale+ TEMAC RGMII TX时序失败如何解决？

建议先验证输出延迟约束并尝试默认流程与手动布局MMCM

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Zynq Ultrascale+ PCIe复位引脚与GEM0 MIO冲突如何解决

帖中仅建议改用GEM1/2/3，未给出保留GEM0的解决方案

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Zynq-7000能否用XSCT改启动模式为JTAG？

Zynq-7000无法通过XSCT改启动模式为JTAG

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Zynq7020固化烧写QSPI Flash一直失败

Flash不在支持列表，换片仍失败，怀疑硬件连接问题，未定论

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Zynq7Z045-2L升级Vivado后DSP48E1时钟建立时间变差

建议用流水线或综合retiming改善该路径时序，根因未定论

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ZynqMP 4EV板VCU上电al5d/al5e探测失败error -22

根因未确认，需按VCU TRD核对设计、dtb与模块加载顺序

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Zynq上BSCAN案例为何无法跑通？

Zynq与普通FPGA的BSCAN存在差异，具体启用方法帖中未给出

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Zynq自定义IP实现报错IOCNT-2 HP/HR IO数量超限

需减少连接到IO的IP示例端口以适配XC7Z020的HP/HR IO数量

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axi_uartlite IP核引脚约束报错如何解决

按UART位于PS还是PL选择正确配置方式

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clk_fpga 单端端口却用 LVDS 标准如何解决

按板卡实际时钟输入类型选择单端或差分代码与约束

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emb_mem_gen的rsta和regcea不用时如何设置

回答建议rsta置0、regcea置1，但未说明对读写的影响

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iMPACT JTAG边界扫描间歇性Identify Failed

问题未解决，仍在排查VM环境与主机资源因素

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mark_debug 导致 INOUT 缓冲器无法推断

mark_debug 阻止工具调整层级，导致 IOBUF 无法推断并引发布线 DRC 失败

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pblock 的 CONTAIN_ROUTING 与 EXCLUDE_PLACEMENT 如何影响子模块网络

帖中仅重复提问与命令，未给出结论

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pblock约束单个SLICE时MAP报错

单个SLICE需写成SLICE_X1Y22:SLICE_X1Y22范围格式

Vivado Toolchain

pblock能否阻止其他单元放入其区域？

设置EXCLUDE_PLACEMENT为1可仅允许指定单元放入pblock

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place_design 报 place 30-99 未放置实例错误

帖中未给出根因，仅要求补充详细信息

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post-synthesis工程跑Implement报错17-69如何处理

按链接方法加入XCI并补齐edf后错误消失

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qout_p单端却被约束为LVDS导致DRC报错如何解决

将qout_p约束改为LVCMOS即可解决该DRC错误

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report_timing 为何不显示 false_path 路径？

false_path 路径默认不报告，可用 -user_ignored 选项查看

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resize_pblock 在 XDC 中报 CRITICAL WARNING

resize_pblock 本应可用于 XDC，警告原因未确认，需进一步排查

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reuse_bit生成xclbin后vitis_analyzer无kernel怎么办

建议尝试--reuse_impl ./routed.dcp，根因未确认

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route_design报10734信号拥塞未布通怎么办

拥塞主因是die0 SLICE近满，最终有failed net则无法生成bitstream

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set_false_path 未忽略异步时钟间时序怎么办？

调整 create_clock 顺序后问题解决

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set_max_delay 约束触发路径分段警告如何解决

帖中仅复述约束与警告，未给出解决结论

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validate_board_files 报 Board 49-56 解析错误如何解决

移除 DOCTYPE 声明并修正 sub_type 与注释后文件校验通过

Vivado Toolchain

write_bitstream 报 IOSTANDARD 为 DEFAULT 错误

需手动指定端口 IOSTANDARD 并正确使用 -dict

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xapp585在XC7A200T上约束文件无法实现

xapp585不用GTP，LVDS引脚应接通用IO；未用GTP引脚处理见UG482第219页

Vivado Toolchain

xc7vx485t综合报错无法获取许可证

xc7vx485t需Enterprise Edition许可证，WebPACK不适用

Vivado Toolchain

xc7vx485t综合报错缺少有效许可证怎么办

需添加含Synthesis特性的有效Vivado许可证才能综合该器件

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xc7z045 中无法设置 XADC 输入 LOC 约束

改用 aux1 通道约束 K13/L13 后问题解决

Vivado Toolchain

xc7z045烧写flash提示无法识别JEDEC id如何解决

建议先用QSPI example或u-boot验证flash读ID，并切到JTAG模式重试

Vivado Toolchain

xcku9p芯片在Vivado中如何获取许可证

需购买Vivado ML Enterprise许可证以支持该器件

Vivado Toolchain

xclbin生成耗时4.5小时且频率变化如何解决

帖中未给出结论，频率变化原因及缩短实现时间的建议均未明确

Vivado Toolchain

xcvu19p上POD10/DIFF_POD10信号波形是否正确

IO配置符合预期，但波形是否正常及是否存在默认电阻帖中未给出结论

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xczu19eg上DPU超过250MHz为何出现时序问题

250MHz非硬限制，时序问题多与资源布局约束有关，可用report_qor_assignment定位

Vivado Toolchain

xczu19eg通过JTAG无法下载PL和PS程序

问题未解决，同型号用户复现同样报错，根因未确定

Vivado Toolchain

xocc双时钟内核时序不满足导致自动降频失败

建议提高实现努力级别、添加--slr、拆分多DDR内核或导出DCP分析时序

Vivado Toolchain

下载bit文件报Labtoolstcl 44-494目标被锁如何解决

多为残留hw_server进程或USB供电不足所致，可尝试结束进程或换端口

Vivado Toolchain

两个ILA模块之一在硬件管理器中消失怎么办？

移除SD卡并设为JTAG下载后，新增的第二个ILA恢复正常显示

Vivado Toolchain

两个MMCM共用参考时钟报Shape Builder 18-119警告

帖中未给出根因或解决方案，仅建议查看clkin1_buf的schematic

Vivado Toolchain

仅改一个输出端口后route_design耗时且时序失败

原因未确定，建议对比约束或采用增量编译

Vivado Toolchain

以太网JTAG正常但boot flash下不收包

问题待查，需确认是否QSPI启动并分享日志

Vivado Toolchain

修改DCP的I/O引脚分配后生成bit报DRC错误

该流程不被支持，需重新运行布局布线

Vivado Toolchain

修改XADC设计后新引脚分配未生成导致综合报错

问题疑似与CORA板XML引脚定义有关，尚未最终确认

Vivado Toolchain

修改后bitfile经JTAG编程报hw_server失败

问题未解决，需补充设计修改内容、时序与时钟信息

Vivado Toolchain

修改源码后打包IP未反映更改怎么办？

建议将IP打包到工程外部独立目录，并在该处维护源码

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创建pblock后出现布局错误如何解决

建议检查报错单元所属pblock及驱动时钟，帖中未给出最终结论

Vivado Toolchain

升级自定义IP时出现Vivado 12-3445错误

可通过删除旧IP后重新添加新版本来绕过该错误

Vivado Toolchain

可重构Pblock布局报错如何解决

需按全局时钟可布通要求重新floorplan，避免不连续pblock

Vivado Toolchain

同一JTAG链上CPLD与FPGA编程困难

建议用示波器逐级排查JTAG信号并核实芯片来源

Vivado Toolchain

同一约束文件2015.2满足时序而2016.2出现保持违例

同一路径2016.2要求变为0.000ns而2015.2为100.00ns，根因未定

Vivado Toolchain

同一设计两个bit文件一个能跑一个不能跑的原因？

问题未定位，需进一步排查CDC约束与false path设置

Vivado Toolchain

启用gated_clock_conversion后综合崩溃

开启gated clock转换选项导致综合崩溃，根因待查

Vivado Toolchain

哪里能找到Vitis/Vivado错误码文档？

帖中未给出错误码文档的查找途径

Vivado Toolchain

增量编译出现Vivado_Tcl 4-425警告，布线是否有效？

该警告不影响布线和bitstream生成，可用report_route_status确认

Vivado Toolchain

复制寄存器被放入错误pblock如何解决

建议在place_design前重新分配复制寄存器pblock，或升级Vivado 2023.1验证

Vivado Toolchain

如何为含自定义IP的Vivado工程更换目标器件

需重新生成所有IP核，可用write_bd_tcl脚本方式迁移器件

Vivado Toolchain

如何修复BD 5-390找不到axi_interconnect IP定义

帖中仅确认环境并追问其他告警，未给出解决方案

Vivado Toolchain

如何判断时序错误与最高工作频率？VIO/ILA不出现怎么办

需先写时序约束并查日志；最高频率可由slack反推，但仅为近似

Vivado Toolchain

如何只用LOC约束把设计放到指定Slice而不逐个指定BEL？

帖中建议参考RLOC属性，SLICEM放置问题未给出结论

Vivado Toolchain

如何在Xilinx SDK中向自定义IP传递数组（向量加法）

可按需定义任意数量的AXI4端口，Vitis HLS会自动为每个端口生成寄存器

Vivado Toolchain

如何在block design中更改自定义IP的时钟域

需断开AXI接口连接后运行automation让工具插入CDC逻辑，400MHz时序难达成

Vivado Toolchain

如何将system ila连接到video timer controller的vtiming_out信号

改用native interface并直接连接各net可完成连接

Vivado Toolchain

如何找到Alveo U200的XDC约束文件？

从U200产品页底部Vivado Design Flow处下载XDC文件

Vivado Toolchain

如何更换Vivado许可证门户管理员并重新托管许可证？

需通过客户服务团队创建支持工单来更换管理员并重新托管许可证

Vivado Toolchain

如何查找器件FDRE的建立时间和保持时间？

可通过Vivado时序报告获取FDRE的建立/保持时间

Vivado Toolchain

如何消除Netlist 29-160关于iostandard和PACKAGE_PIN的严重警告

该严重警告可忽略，不影响设计功能

Vivado Toolchain

如何理解pblock布局规划DRC错误？

需移除原pblock的全局时钟资源或为每个PR pblock复制全局时钟资源

Vivado Toolchain

如何用HSI为自定义IP切换驱动

答案指向Microprocessor Software Specification(.mss)文件，详见ug1138第43页

Vivado Toolchain

如何用Vitis连接JTAG调试VxWorks启动

提问者最终用xsdb连接JTAG单步调试解决了问题

Vivado Toolchain

如何用pblock做实现？LUT2输入I1未连接报错

帖中仅追问LUT2位置及原理图，未给出结论

Vivado Toolchain

如何获取前员工邮箱下的Vivado许可证并迁移到新机器？

需通过Service Portal在Licensing下提交SR联系客服处理

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如何解决TIMING-17非时钟时序单元警告

帖中仅建议查阅UG906文档，未给出具体解决方案

Vivado Toolchain

如何重新生成自定义IP缺失的make文件？

帖中无人给出解决方案，提问者回退到早期提交恢复旧文件

Vivado Toolchain

如何验证VSRA与VSVA封装引脚信号分配是否一致

可用Vivado的part compatibility功能检查引脚兼容性

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子pblock范围为空导致DRC HDPR-18报错

帖中未给出根因与解决办法，仅复现了HDPR-18报错

Vivado Toolchain

安装Vivado做引脚延迟需125G硬盘吗？

125G属正常安装体积；引脚延迟需靠设计约束定义，芯片无独立引脚延迟参数

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定义IOSTANDARD时写bitstream报DRC NSTD-1错误怎么办？

取消All Inputs并核对端口名与XDC一致后可正常生成bitstream

实现阶段报Shape Builder 18-140 LUTNM构建失败如何解决

疑似LUT Combining引起，可列出相关单元并重置SOFT_HLUTNM属性禁用

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封装Socrates生成的ARM IP时缺少端口类型名

提问者未解决，改用RTL代码集成ARM IP

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差分LVDS输入时钟QBC引脚布线不可路由警告

QBC引脚无专用时钟布线，需参考相关帖子尝试非专用时钟布线

Vivado Toolchain

差分信号约束文件报错如何处理？

改用LVDS约束并指定H9/G9引脚可生成比特流，但时钟频率是否合规仍存疑

Vivado Toolchain

差分时钟约束文件该如何编写？

差分时钟只需对P端约束时钟频率，N端默认处理

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已添加许可证为何比特流生成仍失败？

需确认浮动许可证工具版本是否已升级至Flex 11.17.2.0

Vivado Toolchain

异步FIFO的RTL仿真与ILA波形不一致

打包自定义IP时出现IP_Flow参数依赖错误

问题未解决，仅有人询问参数中是否含引号等非法字符

Vivado Toolchain

新装软件报System Generator/Vivado许可证无效

需确认Vivado为Standard或Enterprise版本

Vivado Toolchain

无硬件连接时如何用TCL改JTAG频率生成SVF

可通过对比并替换SVF中RUNTEST值绕过频率设置限制

Vivado Toolchain

时序不满足：布线延迟过大如何解决

可通过复制信号、换器件、改频率或改代码改善时序

Vivado Toolchain

时序不满足：跨时钟路径如何处理？

复制IP核xdc模板后时序问题解决，但又出现DRC23-20

Vivado Toolchain

更新系统控制器后JTAG启动Versal失败

新系统控制器默认非JTAG模式，需先设置工作模式

Vivado Toolchain

浮动许可证为何无法用于Vivado 2020.1综合？

问题未解决，建议升级许可证服务器工具到v11.17.2.0后重试。

Vivado Toolchain

添加CLOCK_DEDICATED_ROUTE约束后出现布局错误

该约束不应需要，需排查引脚或布局问题

Vivado Toolchain

添加ILA后综合失败次日又正常，为何？

帖中仅索要runme.log，未给出原因或结论

Vivado Toolchain

添加自定义IP后Block design综合失败怎么办？

排除重复仓库并重建IP核后问题解决

Vivado Toolchain

生成比特流后出现时序错误如何解决

信息不足，需提供时序报告和时钟结构才能定位

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生成的DPHY IP实现时需指定约束文件吗？

MIPI D-PHY TX数据与时钟lane无需额外约束，需检查HP IO bank是否被多个IP共用

Vivado Toolchain

用第三方工具编程Virtex 5配置PROM失败

失败原因未定，建议用iMPACT验证并参考XAPP972生成SVF

Vivado Toolchain

硬件协同仿真出现Netlist 29-177关键警告怎么办

该警告可忽略，且ZCU111实际不支持硬件协同仿真

Vivado Toolchain

移除ILA后VHDL IP栈随机丢包如何解决

移除ILA后随机丢包，根因未确定

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约束中已定义IOSTANDARD却报未分配错误

问题未解决，疑似将PS侧引脚在xdc中分配导致

Vivado Toolchain

约束文件行尾加#注释导致整行被忽略？

非Vivado缺陷，属TCL语法，行尾注释前需加分号

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综合出现critical warning导致失败如何处理

所有综合阶段critical warning都应先修复再进入实现阶段

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综合后Schematic不随代码修改更新怎么办

综合报错FLASH_ce端口不存在于EENIC_Block实例

帖中未给出明确解决结论，仅推测逻辑被优化

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综合报错HDLCompilers:86非法递归实例化怎么办？

需检查代码中的自实例化或递归写法，可尝试将递归调用前置

Vivado Toolchain

综合自定义IP时提示module not found错误

修复自定义IP版本与路径后综合应可正常通过

Vivado Toolchain

编程后看不到ILA和VIO怎么办？

需检查ILA插入、电源/DONE引脚及JTAG模式选择

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能否用约束文件修改GTH引脚位置

可通过XDC约束文件分配并修改GTH引脚位置

Vivado Toolchain

能否让实现工具自动调整IDELAYE3延迟值？

帖中建议用Tcl自动化或据setup/hold余量一次算出IDELAY值，未给出最终方案

Vivado Toolchain

自定义AXI Stream IP接DMA接收数据错误且第二次循环失败

问题未解决，建议用Vivado Logic Analyzer检查DMA两侧数据

Vivado Toolchain

自定义IP GUI中如何添加参数校验与错误提示

用户无法直接在IP packager GUI中添加页面禁用/校验功能，需参考xgui下TCL过程

Vivado Toolchain

自定义IP中RTL模块未在顶层工程实例化

手动附加未打包文件并重新打包IP后问题解决

Vivado Toolchain

自定义IP中集成Xilinx除法器IP报黑盒错误

重新打包并确保子IP的.xci被包含后重新生成输出产品可解决

Vivado Toolchain

自定义IP仿真需逐个指定库名如何解决

用TCL命令一次性为所有文件设置xil_defaultlib库

Vivado Toolchain

自定义IP内嵌AXI Interconnect返回DECERR

建议将AXI Interconnect放在自定义IP外部，或用层次块封装以减少引脚

Vivado Toolchain

自定义IP创建报错ipx::infer_core失败

帖中未给出根因，仅收集日志与源文件

Vivado Toolchain

自定义IP功能正常但接入处理器和AXI DMA后失败

需正确传递TLAST并修正AXI Stream握手逻辑

Vivado Toolchain

自定义IP参数覆盖导致综合错误[Synth 8-3438]

参数覆盖需通过IP打包流程传播，帖中未给出最终解决

自定义IP导致AXI Stream to Video Out欠载

修复自定义IP内部FIFO溢出后，低频下也恢复正常

Vivado Toolchain

自定义IP平台上HelloWorld程序被同步中断

帖中仅有提问与追问，未给出解决方案

Vivado Toolchain

自定义IP无法从AXI BRAM控制器读取数据

帖中未给出结论，问题未解决

Vivado Toolchain

自定义IP无法识别添加的fixed_pkg包

问题仍在排查中，尚未给出解决方案

Vivado Toolchain

自定义IP核生成的Makefile开箱即报错

Windows下自定义IP的Makefile生成有误导致构建失败，已提交CR

Vivado Toolchain

自定义IP核连接SmartConnect时钟域冲突

帖中未给出解决方案，仅确认使用Vivado 2020.1

Vivado Toolchain

自定义IP状态机导致DMA传输卡死如何解决

补上m_axis_last信号后DMA传输恢复正常

Vivado Toolchain

自定义IP的AHB主口在地址编辑器中显示未连接

帖中未给出结论，问题未解决

Vivado Toolchain

自定义IP的AXI Stream与AXI DMA传输问题

问题未解决，作者另开新帖继续讨论

Vivado Toolchain

自定义IP的硬件交接文件缺失导致布局错误

该 Critical Warning 可忽略，不影响流程，后续版本将移除

Vivado Toolchain

自定义IP重新打包后生成输出产品综合失败

重置并重新生成输出产品可消除错误，但ILA调试核会丢失

Vivado Toolchain

自定义IP驱动生成的makefile语法错误如何永久修复

修改IP源目录下的Makefile后重新打包IP并导出XSA可永久生效

Vivado Toolchain

自定义Master Stream IP计数器硬件与仿真不一致

修正read_pointer范围后问题解决

自定义板卡IP接口无法在Block Design中连接

自定义板卡流程可行但文档不足，需参考UG895并逐步逆向官方board.xml

Vivado Toolchain

行为仿真报USF-XSim-62但综合后仿真正常

修复代码功能缺陷后行为仿真恢复正常，但根因未查明

Vivado Toolchain

设备树BSP编译自定义IP驱动报错怎么办？

设备树BSP需自定义代码生成节点，勿选standalone驱动

Vivado Toolchain

访问自定义IP或axi_gpio时处理器挂起

ILA显示数据与strobe有效但valid/ready不变化，根因未确定

Vivado Toolchain

软件访问PL寄存器进入trap而JTAG正常

绕过自建封装、直接调用axi读写命令后访问恢复正常

Vivado Toolchain

连接ILA后出现DRC LUTLP-1组合环告警怎么办？

帖中未给出根因或解决方案

Vivado Toolchain

连接本地server时Vivado报错怎么办？

建议关闭多个Vivado/Vitis实例后只开一个重试

Vivado Toolchain

部分重配置模块Pblock创建时出现DRC错误

用OOC综合RM后IBUF/OBUF不再被插入，DRC错误解决

Vivado Toolchain

配置存储器FCS_B引脚接错能否用XDC改？

无法用XDC修正，需重新设计板卡

Vivado Toolchain

重建工程后BD中RTL模块连接丢失

该问题为2020.2已知缺陷，升级到2021.1及以上版本可修复

Vivado Toolchain

重建工程报错design_1_wrapper.dcp不存在

建议删除旧工程文件后按步骤从头重建工程

Vivado Toolchain

重新打包IP后Block Design中为何看不到新增端口

该问题在Vivado 2021.1中已修复，旧版本可尝试重新打包IP

Vivado Toolchain

重新打包IP时出现IP_Flow 19-1789错误

该问题在2020.2可复现并已提交CR，可用全新打包规避

Vivado Toolchain

重装Vivado 2023.2后hw-manager报无可用目标

换用机箱后置USB口后Hardware Manager恢复连接DLC10探针

Vivado Toolchain

降低XDC工作频率能解决WNS为负吗？

不应靠改XDC频率掩盖问题，应修改设计满足时序

Vivado Toolchain

100MHz下AXI VDMA最大分辨率与帧率是多少

帧率取决于数据位宽、DRAM与总线时钟等，需自行做总线性能计算或实测

Zynq Development

10G/25G PCS/PMA接MCDMA在Petalinux下失败

Petalinux驱动仅支持xxvEthernet接DMA，不支持MAC-less方案

Zynq Development

3-TAP相机经VDMA显示图像异常如何排查？

3-TAP数据未拆分导致只显示1/3图像，拆分后完整显示

Zynq Development

3路AXI VDMA配MIG 7与DDR3带宽不足如何配置

带宽需求需按读写双倍计算，约为8 Gbps

Zynq Development

4K视频播放时DMA缓冲区分配失败如何解决？

通过每次测试后清理cache pages规避CMA耗尽问题

Zynq Development

7 Series FPGAs Transceivers Wizard 为何无法加入 Block Design？

收发器 Wizard 与 IBERT 需走 RTL/IP Catalog 流程，不能加入 Block Design。

Zynq Development

7010启动时VCCO_35/34漏电压导致启动失败？

帖中未给出根因或解决方案

Zynq Development

7K75T SPIx4升级软件烧写flash后无法启动

SPIx4下升级软件烧写flash后启动失败，根因未确定

Zynq Development

7系列FPGA用电阻网络接收MIPI HS模式误码

建议参考XAPP894，或为连接性问题

Zynq Development

A53与R5共享内存数据不更新如何解决

关闭两侧cache后共享内存通信可用，但原因未明

Zynq Development

ARM Socrates生成的IPXACT文件无法被Vivado识别？

帖中未给出明确原因或解决方案

Zynq Development

ARTY A7 100T 烧写 Flash 随机报错如何解决

帖中未给出解决方案，问题仍待解答

Zynq Development

AXI CDMA SG轮询多次传输后报XST_FIFO_NO_ROOM

疑似裸机驱动BD空间管理问题，帖中未给出确定修复

Zynq Development

AXI DMA循环BD模式TDESC示例0x50是否文档错误？

确认是文档错误，将提交文档修改请求

Zynq Development

AXI Ethernet与AXI DMA启用链路报DMA RX错误0x15019

提问者未回复是否解决，帖中无最终结论

Zynq Development

AXI GPIO 点灯工程约束文件报错怎么写

需在 xdc 中按 bank 的 Vcco 为 LED 引脚设置对应 LVCMOS IO 标准

Zynq Development

AXI Interconnect 启用 Outer 寄存器切片后数据宽度转换配置失败

启用 Outer 寄存器切片会导致宽度转换配置错误，验证失败但实现正常

Zynq Development

AXI Interconnect 报 AWUSER_WIDTH 不匹配警告怎么办？

该问题为已知问题，建议改用 SmartConnect

Zynq Development

AXI Interconnect或AXI2APB能否用超时防止软件崩溃

AXI Interconnect无超时机制，需用ATB、AXI Firewall或ePort Timeout Block；AXI2APB超时可返回SLVERR

Zynq Development

AXI Stream Combiner 合并两路16位数据只输出一路怎么办

需确认tvalid连接并在各AXIS接口加ILA排查

Zynq Development

AXI VDMA通过HDMI显示图像出现间歇性异常，是缓存问题吗？

根因未确认，回答者推测为带宽与时钟树问题

Zynq Development

AXI4 Stream Combiner IP 的 TREADY 逻辑疑问

缓冲填满 17 个样本后 slave TREADY 才拉低，属正常行为

Zynq Development

AXI4-Stream互联仅M00输出流，如何让其他主接口收数据

Broadcaster实现已修复，但帖中未说明具体修复方法

Zynq Development

AXI互联后DMA数据周期性出错如何解决

awvalid与wvalid不能共用同一信号，需在RTL中为各通道分别做valid/ready控制

Zynq Development

Alveo U50 PCIe DMA 下 AXI-Lite 访问用户逻辑失败

问题未定位，建议查 BAR0、用 ILA 探测并试 example design

Zynq Development

Alveo U55C 的 PCIe DMA/Bridge IP 为何无法启用 DFX/Tandem 选项？

改用器件型号并选 PCIE4C X1Y0 后可启用 DFX

Zynq Development

Aurora 64B/66B v12.0 单端GTREFCLK校验报错freq2

报错后仍可继续综合与实现，帖中未给出补丁或解决方案

Zynq Development

Basys3上AXI DMA初始化失败如何排查

帖中未给出根因与解决方案

Zynq Development

Block Design 中加 slice 用 11 线中 10 线验证报错

发帖人未能复现该错误，需提供 write_bd_tcl 脚本进一步排查

Zynq Development

Block Design中AXI ID/USER信号位宽不匹配如何解决？

改用Verilog后该位宽不匹配问题在2024.2中解决

Zynq Development

Block design 含 MIG 时 Generate output products 致 Vivado 闪退

升级 Vivado 版本可规避该闪退，补丁无效

Zynq Development

Block design 时序不满足要求如何排查？

Validate design 不检查时序，需在综合/实现后运行时序报告定位违例路径

Zynq Development

BoardUI.exe 配置 VCU128 报 UnicodeEncodeError 如何解决？

问题未解决，需参考类似帖 workaround 并检查系统日期时间格式

Zynq Development

BootROM执行期间500MHz限制何时可解除？

BootROM执行完毕移交控制权后才可改变频率

Zynq Development

BootROM认证成功但FSBL认证失败是否可能？

问题未解决，讨论指向DRAM稳定性与解密功耗，无定论

Zynq Development

CSU DMA 挂起导致 AES 传输超时如何解决

改用 Vitis GUI 生成的使用 OCM 的示例后问题消失

Zynq Development

CloudShare课程实验找不到用户IP zip文件

重新登录后实验文件可见，问题解决

Zynq Development

DMA PL到PS传输约5包后TREADY拉低

问题未解决，帖中无明确根因

Zynq Development

DP RX 1.4示例设计EDID读取错误

问题未解决，怀疑2020.2 HDL缺陷但无定论

Zynq Development

DPU两个数据端口接同一MPSoC端口会有问题吗

可以工作但可能出现性能问题，具体原因帖中未详细说明

Zynq Development

DPU链接时clk_out3时钟ID应为6还是3？

平台时钟ID需与DPU-TRD的prj_config_104_2dpu中[clock]段匹配

Zynq Development

E310 FPGA工程IP核锁定致Wrapper与FSBL失败

换用Vivado 2019.1+UHD 4.2.0.0解决IP锁定与Wrapper问题，FSBL问题仍存在

Zynq Development

FLASH启动时BOOTROM是否校验FSBL完整性

FSBL的checksum似乎未生成，BOOTROM无对应错误码可报

Zynq Development

FMCOMMS2 HDL工程迁移到KV260报错

帖中未给出根因或解决方案

Zynq Development

FSBL 2020.2 加载带 SHA3 校验的 R5 应用仍失败？

多个平台与版本均复现 SHA3 校验失败，原因仍未确定

Zynq Development

FSBL_PPK_FAILURE_ERROR 是什么问题？

BOOTROM 验证 FSBL PPK 失败，根因尚未确定

Zynq Development

FSBL向BL31交接失败报invalid handoff结构

合并.bd文件可解决部分交接问题，但2023.2下错误仍可能复现

Zynq Development

FreeRTOS QSPI启动应用在FSBL末尾挂起如何解决

在CMakeLists.txt中添加FreeRTOS依赖声明可解决挂起

Zynq Development

GEM示例程序接收部分无法重复使用怎么办？

帖中未给出解决方案，仅提供参考链接

Zynq Development

GMII转RGMII IP使用时出现保持时间违例怎么办

回答建议先判断两时钟关系，异步用同步器或异步FIFO，同源不同相用同步FIFO

Zynq Development

HLS 综合 v_tpg 时报 assert.h 找不到

建议打补丁并确认已安装 gcc，根因未确认

HSM模式下bootgen加密uboot/atf/image.ub后ZynqMP无法启动

帖中未给出HSM模式加密uboot/atf/image.ub的可行方法或结论

Zynq Development

HTG_ZRF16_49DR板用Petalinux生成的BOOT.BIN无法启动

仅2020.1版zcu216 BSP可启动该ES样片板卡

Zynq Development

IBERT PS-GTR流程报错无法检测ELF文件

移除SD卡后FSBL被识别，串行链路均报告Locked

Zynq Development

ILA无法捕获信号且未检测到debug hub

需确保dbg_hub时钟自由运行，可先运行PS程序激活PL_clk

Zynq Development

ILA时钟接GT的rxoutclk_out报未布线错误

GT的RXOUTCLK需经BUFG_GT输出后再驱动ILA时钟

Zynq Development

IMX219 RAW8 在 ZU3EG MIPI CSI-2 RX 采集失败 video pipe broken

DTSI 格式已修正但仍报错，D-PHY 未初始化，根因未确认

Zynq Development

IP Integrator与综合将chip2chip接口宽度从32位改为64位

Compact 2:1支持情况与ID及WUSER宽度参数相关，属已知行为

JTAG下载ZynqMP FSBL时报核心已断电

错误源自XSCT，可按reset按钮恢复，根因未明

Zynq Development

JTAG启动时FSBL加载PMU固件失败怎么办？

禁用psu_init并整系统复位后可解决

Zynq Development

K7325T上xdma在Orin AGX无法识别

K7325T上xdma工程在Orin下链路掉电失联，根因未定

Zynq Development

KCU105上AXI DMA与AXI Ethernet(SGMII)集成后无数据传输

帖中未给出结论，问题仍未解决

Zynq Development

KR260视频管线DMA导致petalinux挂起

问题未解决，仅收集了启动日志与工程信息

Zynq Development

KV260 XLNXLL 输入 omxh265enc 首帧输出失败

问题未解决，仅建议参考低延迟模式文档

Zynq Development

KV260上OpenCV显示图像报Qt xcb插件错误

帖中未给出解决方案，问题未解决

Zynq Development

KV260安装Vitis库报错：/bin/sh为dash如何解决？

需将默认shell从dash切换为bash，重配置时须回答No

Zynq Development

KV260独立设计中如何驱动AR1335摄像头

裸机设计需AR1335独立驱动，帖中未给出可用方案

Zynq Development

KV260自定义应用启动报错无法访问tty

帖中仅要求提供完整PetaLinux启动日志，未给出结论

Zynq Development

KV260自定义管线启用ISP或MIPI CSI-2 RX后系统静默挂起

用户最终改用mediasrcbin加dmabuf软件路径实现目标，硬件挂起根因未确认

Zynq Development

Kria KD240 无法启动 JTAG 调试，FSBL 退出断点超时

KD240 默认面向 Linux 开发，传统 JTAG 调试需硬选 JTAG 启动模式，帖中未给出最终解决结论

Zynq Development

Kria KV260 USB端口全部失效如何解决？

重新烧录SD卡可临时恢复，但关机重启后问题可能复现

Zynq Development

Kria SOM 默认 Yocto 构建下 JTAG FSBL 报 Cannot halt processor core 超时

增大延时和手动 stop 均无效，最终改用直接写 QSPI 绕过 JTAG 启动

Zynq Development

Linux内核如何修改安全寄存器intfpdcci_intfpdmain_ib_aw_b？

帖中未给出可用的修改方法，问题未解决

Zynq Development

Linux用户态用CDMA从DDR传数据到PL寄存器映射时mmap报Operation not permitted

关闭CONFIG_STRICT_DEVMEM可解决mmap权限错误，CDMA传输失败仍未解决

Zynq Development

MA35D 非256字节对齐stride的帧DMA支持

对齐API仅C支持，C++需实现FrameProperties虚成员；1.1.2版本已解决

Zynq Development

MDM 3.2 IP仿真启动失败如何解决？

C_M_AXI_ADDR_WIDTH与C_ADDR_SIZE位宽不匹配导致展开失败

Zynq Development

MIO配置LVCMOS33但供电1.8V会否影响数据捕获

1.8V低于LVCMOS33的VIHmin 2.0V，预计无法正常工作

Zynq Development

MIPI CSI-2 IP综合后时钟接地怎么办？

最终确认为用户自身设置错误，非Vivado问题

Zynq Development

MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

建议按数据手册核对 IO 位置规则，尤其是 BITSLICE0 相关约束

Zynq Development

MIPI CSI2 RX在Vivado 2023.2实现报Place 30-687

引脚分配看似无误，疑为设计或版本迁移相关问题，建议禁用增量流程或重建设计

Zynq Development

MIPI CSI2 RX子系统实现报Place 30-687错误

将bg1_pin0_nc引出到引脚后布局布线完成

Zynq Development

MIPI D-PHY core_clk 100MHz 报错如何解决？

提问者通过考虑时钟传播并修改时钟源点设置解决了问题

Zynq Development

MIPI DPHY IP接收输出全为0如何排查

需确认DPHY初始化完成并检查时钟，帖中未给出最终结论

Zynq Development

MIPI DSI TX IP 生成比特流报错如何解决？

改为 Shared Logic in core 并接 200 MHz 时钟后比特流生成成功

Zynq Development

MIPI-CPHY动态调速率后X5PLL无法锁定

现象已复现但根因未定，是否为工具BUG及补丁帖中未明确

Zynq Development

MIPI差分端口报单端LVCMOS18错误如何解决

Zynq 7000需仿真MIPI D-PHY，HS改HSTL/LVDS、LP改LVCMOS12

Zynq Development

MPSoC PL_clk1输出124.998MHz导致Validate-Design失败如何解决

通过修正REF_CLK小数精度或手动编辑MPSoC属性可解决频率不匹配

Zynq Development

MicroBlaze与AXI互联时钟频率不匹配如何解决

需统一两侧时钟频率或用异步FIFO跨时钟域

Zynq Development

Microblaze IP 行为仿真报端口子类型不匹配

帖中未给出结论，仅提问是否需调整 compile_simlib 选项

Zynq Development

ModelSim独立仿真报v_tpg实例化失败

补丁不适用2022.2，从Vivado内启动ModelSim可规避该问题

Zynq Development

NOC2/LPDDR5设计生成输出产物失败如何解决

补充缺失库文件后可在Ubuntu 24.04下成功构建

Zynq Development

Nexys A7-100T 添加 PMOD 报 BOARD_PART_PIN 错误

需使 I/O 设置与所选 Nexys A7-100T 板文件一致

Zynq Development

OpenAMP echo-test在zynq7000上报carveout不匹配错误

按建议修改设备树与链接脚本后错误依旧，问题未解决

Zynq Development

PCIe XDMA Windows驱动无法设置timeout

调用超时函数返回ERROR_NOT_SUPPORTED，原因未确定

PDI编程失败PLM Error Major 0x326 Minor 0x1

疑似PDI目标器件与实际器件不匹配，需比对id_code

Zynq Development

PMUFW 2022.2 二进制导致 FSBL 初始化 PMU 失败

更换 PMUFW 版本后问题依旧，根因未确定

Zynq Development

PR经JTAG成功但经PS PCAP失败

字节序不匹配导致PS PCAP加载PR失败，修正后解决

Zynq Development

PS DDR3L故障时能否用PL侧DDR3L辅助QSPI启动？

帖中仅提及多级启动思路，未给出具体配置方法

Zynq Development

PS中修改FCLK_CLK0频率为何硬件时钟不变

约束不设定时钟周期，PS时钟需在PS侧配置，但问题最终未解决

Zynq Development

PYNQ Z2/ZYBO7能否通过HDMI输入输出音频？

Xilinx IP可收发音频，但需带transceiver的器件，如ZC706配外部FMC卡

Zynq Development

PetaLinux 2020.2 构建 Zybo 时 xsa.xml 解析失败如何解决？

问题未解决，仍需找到并分析 xsa.xml 或确认 xsa 文件正确性

Zynq Development

PetaLinux 2020.2 构建 Zynq 7045 时 glibc 版本不匹配怎么办？

需在受支持的操作系统上构建，避免 glibc 版本不匹配。

Zynq Development

PetaLinux 2021.1 构建内核元数据报错如何解决

帖中仅重复报错信息，未给出根因或解决方案

Zynq Development

PetaLinux 2023.2 构建 Zynq7000 FSBL 报错

需在 petalinuxbsp.conf 和 system-user.dtsi 中指定 axi_uart16550_0 为控制台

Zynq Development

PetaLinux 2024.2 输出 I2S 音频报 Write error -5 如何排查？

问题出在自定义声卡驱动，修复后 I2S 数据正常输出

Zynq Development

PetaLinux 2025.2 构建 FSBL 和 PMU 固件失败

该问题已在 Git 仓库中修复，更新后构建正常

Zynq Development

PetaLinux 保留内存 reg 属性报错如何解决

建议按 #address-cells/#size-cells 为 2 的格式改写 reg 后重试

Zynq Development

PetaLinux加载dma-pl330驱动后挂起

需确认SDHC接口并注意PL330驱动不适用于AXI DMA

Zynq Development

PetaLinux镜像上板启动报cp_kernel2ram未定义

在petalinux-config中将boot image的存储介质正确配置为SD卡即可解决

Zynq Development

Petalinux 2018.2 构建 FSBL 卡在 do_configure 阶段

安装 libgtk2.0-dev 可解决 FSBL 构建挂起问题

Zynq Development

Petalinux 2018.3 构建的 ZCU102 镜像无法连接以太网

建议用 BSP 直接生成镜像验证以太网 link

Zynq Development

Petalinux 2019.1 构建 FSBL 报错 xiicps.h 缺失

需检查自定义 hdf 中是否启用 I2C，帖中未给出最终解决

Zynq Development

Petalinux 2019.2 ZCU106 内核挂载 rootfs 失败

问题原因尚未确认，仍在排查中

Zynq Development

Petalinux 2021 升级后摄像头报 no vdma channel found 且 HDMI 无数据如何解决

建议用 framebuffer write 替代 VDMA 以解决该问题

Zynq Development

Petalinux 2025.2下SPI三线SDIO通信失败

添加clk_ignore_unused后问题依旧，根因未确定

Zynq Development

Petalinux 制作 Squashfs 根文件系统后启动内核 panic 如何解决

按上述配置仍出现内核 panic，帖中未给出解决结论

Zynq Development

Petalinux 构建 FSBL 编译报错而 Vitis 正常？

提问者未给出根因，回答者建议改用 -D 编译选项而非补丁

Zynq Development

Petalinux-2019.2 下 ZCU111 能否用 Lttng 追踪？

帖中未给出结论，Lttng 追踪是否可行未明确

Zynq Development

Petalinux2022.1 的 KV260 Linux 镜像为何不完整？

帖中未给出明确结论

Zynq Development

Petalinux从SD卡启动报FSBL Fallback错误

问题未解决，帖中未给出明确根因

Zynq Development

Petalinux启动报NFS服务启动失败如何解决

该NFS服务失败不影响Docker/Kubernetes，可禁用；如需使用需配置/etc/exports等

Zynq Development

Petalinux构建PMU固件时找不到xcsi.h

加入视频处理子系统后PMU固件构建失败，根因未确认

Zynq Development

Petalinux构建报错exit code 137是什么原因？

退出码137为内存不足，需确认构建时可用内存与swap

Zynq Development

QDMA 5.0 用 Xsim 仿真卡在 0fs 后崩溃？

QDMA 5.0 用 Xsim 仿真为已知问题，建议换用其他受支持仿真器

Zynq Development

QDMA DPDK 20.11 校验和显示 unknown 如何解决

建议参考 dev guide 用软件方式实现校验和验证

Zynq Development

QDMA MM模式dma_to_device出现写回超时如何解决

问题未解决，需补充设计信息并用example design复测

Zynq Development

QDMA200G C2H方向出现Data parity error如何排查？

帖中仅收集了版本与寄存器配置信息，未给出根因结论

Zynq Development

QDMA扩展ROM配置未传入IP如何解决

升级到Vivado 2022.2的QDMA 5.0 IP可解决该问题

Zynq Development

QDMA示例设计仿真报FATAL_ERROR如何解决？

属Vivado仿真器已知问题，已提CR，可尝试注释board.v中LED引用

Zynq Development

QSPI启动时FSBL报IHT校验和错误怎么办？

配置不匹配或工具版本不支持flash芯片导致IHT校验失败

Zynq Development

Questasim仿真VC709 XDMA报SIP_PCIE_3_1未定义

去掉-family选项重编全部器件库后仿真通过

Zynq Development

RFSoC Frequency Planner 启动即崩溃如何诊断？

建议查看 Matlab 崩溃日志以定位原因，帖中未给出结论

Zynq Development

RGMII模式下如何用示例设计配置以太网PHY

需参考PHY数据手册与example_design仿真实现寄存器配置，具体修改帖中未明确

Zynq Development

SDK 14.3 如何修改 BSP 交叉编译器前缀

改 BSP 设置无效，需改 EDK 源或建符号链接，但会引发头文件缺失错误

Zynq Development

SDK 2019.1 R5 lockstep TCM 超128K调试启动失败

问题未定位，怀疑调试器bug或RPU模式配置，待进一步测试

Zynq Development

SDK构建FSBL报__ctype_b_loc未定义引用

帖中仅有提问和重复内容，未给出原因或解决方案

Zynq Development

SDTGen 生成的 Zynq-7000 根 compatible 错误导致内核崩溃

官方已复现并内部上报，临时改根 compatible 为 xlnx,zynq-7000 可正常启动

Zynq Development

SD卡启动加载PL后FSBL循环复位怎么办？

问题未解决，仅提出PL硬件复位、EMI或DMA寻址等猜测

Zynq Development

SMPTE UHD-SDI RX与AXI Stream to Video Out同步问题

用SDI-RX像素时钟统一驱动自定义RTL与DP后问题解决

Zynq Development

T1板编译ARM NEON代码报选项不存在如何解决

需移除仅适用于ARM V7的编译选项

Zynq Development

TCL脚本重建工程时顶层文件报错

需重新生成BD wrapper文件，根因未明确

Zynq Development

TRACE32烧写fsbl.elf报Demo版本错误

需联系Lauterbach获取有效License

Zynq Development

Teraterm中device-dma failure提示DMA写周期忙如何解决

问题未解决，回答认为BD中AXI4Stream必要信号仍未连接

Zynq Development

U250远程连接失败而Artix正常

提问者使用Vivado流程，帖中未给出解决方案

Zynq Development

UG1165第5章AXI CDMA示例缺少xaxicdma.h

更新Vitis硬件平台后删除手动导入的axicdma源码即可正常构建

Zynq Development

UG947 2022.2 ipi_bdc_dfx_zu 脚本地址孔径错误如何解决

发帖人给出脚本修改方案，但后续验证仍失败，帖中无最终有效解决办法

Zynq Development

Ubuntu 2022.04 下 VDMA 报 no VDMA channel found 如何解决

VDMA 的 V4L2 驱动可能已弃用，建议改用 Frame Write IP

Zynq Development

UltraScale Transceivers Wizard单channel无法配置channel bonding属性

用户尝试Tcl设置参数仍报警告未成功，问题未解决

Zynq Development

UltraScale xcku040烧录bin文件失败

建议先仅烧录不校验并尝试x1模式排查

Zynq Development

UltraScale+ GTY 用 txpippm 改 lane skew 需额外步骤吗？

改 SIM_RESET_SPEEDUP=FALSE 后仿真中 4 条 lane 均偏移，硬件限制仍待确认

Zynq Development

UltraScale+上MIPI CSI-2 TX多速率能否用DFX实现

帖中仅确认器件支持DFX，未给出可行结论

Zynq Development

V80 烧录发布镜像后 QDMA 仍失败

设备状态正常但 QDMA 测试失败，帖中未给出根因或解决方案

Zynq Development

VC707上VDMA/TPG/VTC/MIG设计时序不满足如何解决

拆分AXI互联为存储器控制与其余外设两个后时序满足

Zynq Development

VCK190平台构建PDI生成失败如何解决

推测为v_hdmi_tx IP核license问题，需参考answer record 58758

Zynq Development

VCK190镜像如何设置静态IP地址

提问者通过非nmcli的网络管理方式成功设置了静态IP，但未分享具体步骤

Zynq Development

VCS仿真PCIE IP时找不到xpm_cdc_async_rst等模块

改用one_step流程后仍找不到xpm_cdc_async_rst，问题未解决

Zynq Development

VCU108 IBERT_GTH/QSFP 报 No matching hw_sio_link 警告

问题未解决，发帖人询问版本差异是否导致收发器测试失败

Zynq Development

VCU118/KCU116开发板原产国如何查询

帖中未给出查询原产国的方法或结论

Zynq Development

VCU128板1Gb接口可靠性问题有无测试数据

帖中仅描述问题，未给出测试数据或结论

Zynq Development

VDMA与AXI Mem间插入自定义模块后实现报LUT3缺连接

需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失

Zynq Development

VDMA写接口Genlock模式下s2mm_ptr_out不变

建议改用Video Frame Buffer读写IP替代VDMA

Zynq Development

VDMA双帧缓冲图像约32ms后不更新且帧间覆盖

属VDMA多缓冲常见行为，可考虑改用FB WR IP或单缓冲配2帧中断

Zynq Development

VEK385 Rev B2在8533 Mbps下LPDDR5X校准失败

8533 Mbps下校准失败、6400 Mbps下通过，板卡是否支持5通道8533 Mbps同时运行帖中未给出结论

Zynq Development

VGA显示器在VDMA视频工程中显示信号错误

问题原因未确定，仅列出显示器兼容性、同步信号、porch宽度、时钟规格等可能方向

Zynq Development

VP120 CPM AXI Bridge RC模式EP重上电后DMA读失败

EP重上电后RC到EP的DMA失败，根因未确认，可尝试检查cq_np_req或去掉中断初始化

Zynq Development

VU19P DPHY V4.3 MIPI TX 连接 Orin 报 LP control 错误

问题原因未确定，帖中无有效解答

Zynq Development

Versal 2课程XPE文件导入与原理图清单问题

官方建议解除文件锁定并注意搜索结果中的按钮，但用户反馈仍未解决

Zynq Development

Versal ACAP Transceivers Wizard 如何配置4通道12G-SDI仅RX模式

改用LCPLL/RPLL混合配置可传递参数，2022.1版本无此问题

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Versal板卡更换PDI时如何避免重跑Petalinux

建议用OSL flow生成device tree以支持不同PDI

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Virtex Ultrascale+ 中如何使用 AXI4 Lite IFIP (PG155)？

IPIF 当前不存在，建议用 Create and Package New IP 向导生成 AXI4 外设源码

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Vitis 2020.2 中 xsct 命令序列导致 FSBL BSP 编译选项错误

帖中未给出根因或解决方案

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Vitis 2021.1 生成平台时 zynqmp_fsbl 构建失败

构建平台时 zynqmp_fsbl 应用构建失败，根因未确定

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Vitis 2021.2 构建 Zynq R5 DPDMA 示例报 nearbyint 未定义

nearbyint() 属于数学库，帖中未给出最终修复结论

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Vitis 2021.2 链接报错 .stack 无法放入 ps7_ram_0

扩大 ps7_ram_0 可解决链接错误，但会引发 Xil_DataAbortHandler 死循环，帖中无最终结论

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Vitis 2022.1 创建 AXI4 IP 平台构建失败如何修复 Makefile

需按 AR 修改相关 Makefile，但帖中最终未确认解决

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Vitis 2022.2 生成平台时 zynqmp_fsbl 构建失败如何解决？

需查看 zynqmp_fsbl 应用日志定位具体错误，帖中未给出最终解决方案

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Vitis 2023.2 BootGen 用 .int 文件改寄存器初始化表报错

帖中未给出 2023.2 内直接解决方式，仅建议自行编译修改 BootGen 源码

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Vitis 2023.2 中 FSBL 加载 PMUFW 配置对象报错

更新 ATF 后原错误消失，但出现新报错，问题未彻底解决

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Vitis 2025.1 Python生成FSBL的Windows路径分隔符报错？

疑似Windows路径长度限制，需提供出错的CMake文件进一步排查

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Vitis 2025.2 中 FSBL 目标为 R5 时烧写 Flash 失败

改用 A53 目标的 FSBL 可绕过该回归问题

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Vitis 2026.1 在 Zynq 7000 上创建带 lwip 的平台失败

重新生成 BSP 时报 KeyError: 'lwip220'，standalone 与 FreeRTOS 均复现，根因未明确

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Vitis Unified 2023.2 生成的FSBL无法在SD卡启动

两种工具链生成的FSBL存在差异，需对比编译配置与ELF文件排查

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Vitis 无法检测 FSBL 退出状态如何解决

帖中未给出有效解决方案，问题仍待解决

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Vitis2022.1创建应用报FSBL缺少psu_i2c_0如何跳过

创建工程时取消Generate boot component即可跳过FSBL问题

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Vitis2023.1生成zynqmp_fsbl BSP失败

问题未解决，怀疑环境变量或编译器路径配置问题

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VitisNetP4 的 AXIS 用户元数据未保持到 tlast

官方确认该行为，修复计划排入 2023.1

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Vitis下载程序报PLM Error 0x326如何解决

0x326疑为IDCODE不匹配，需核对器件型号

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Vitis中Zynq7000使用fftw-3.3.10运行时报错

帖中未给出根因或解决方案

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Vitis创建平台时找不到DTS文件怎么办？

问题未解决，疑似与Ethernet Subsystem相关，杀毒软件非原因

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Vitis升级2023.2后FSBL报DDR_INIT_FAIL

根因未确定，需用DRAM测试进一步排查

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Vitis升级22.2后QDMA执行时间偶增0.5秒

升级后出现间歇性0.5秒延迟，帖中无根因与解决方案

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Vitis启动程序报APB内存访问端口禁用错误

帖中未给出根因或解决方案

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Vitis构建失败：bootgen误用zynqmp标志

疑似工具缺陷，可用XSCT手动改arch绕过，新建平台可规避

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Vitis生成平台失败：无法构建zynqmp_fsbl应用

多位用户遇到相同报错，帖中未给出根因或解决方案

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Vitis统一IDE生成的Zynq 7000 FSBL启动失败

在fsbl.h中别名QSPI宏可修复统一IDE下FSBL启动失败

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Vitis编译Zynq Linux应用报错找不到zynq_fsbl.elf

可单独build application规避，或用bootgen命令自行生成

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Vitis编译平台报XilSleepTimer_Init未定义引用

检查BSP库勾选并清理重建平台可尝试解决

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Vitis运行Hello World报FSBL退出状态检测失败

启用symbol server后仍超时，问题未解决

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Vitis连接Zybo Z7报找不到ARM设备

检查主机是否有多个hw_server实例在运行

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Vivado 2014.4 外部 AXI 端口导致 SDK 建工程失败

2014.4 已知 bug，建议暂用 2014.3.1 或等待补丁

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Vivado 2019.1 生成视频测试图案生成器示例设计综合报错

应用 Y2K22 补丁后问题解决

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Vivado 2019.2 提示找不到板卡仓库目录怎么办

建议从 Board Repository 移除该路径后重启，未确认问题已解决

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Vivado 2019.2/2022.1 无法获取网络许可证怎么办？

需排查网络访问、服务器安全策略及许可证版本限制

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Vivado 2020.1 生成 v_tpg IP 失败如何解决？

补丁未解决报错，需进一步查看 hls.log 定位原因

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Vivado 2020.2 下 Xcelium 编译步骤失败如何解决？

需查看 compile.log 定位错误，并检查编译库路径设置

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Vivado 2020.2 对 xcku040 报许可证不支持错误

回答认为许可证文件缺少对应特性，Vivado 可能无需该许可证

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Vivado 2020.2 生成 MicroBlaze 比特流报错如何解决？

需为报错端口设置 LOC 和 IOSTANDARD 属性后再生成比特流

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Vivado 2021.1 生成比特流时 IP 综合报错

版主询问综合日志错误、操作系统及 BD 文件，帖中无结论

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Vivado 2021.2 ILA连接报Xicom 50-38错误

建议降低JTAG速度并检查ILA时钟，疑似时序问题

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Vivado 2021.2 为何不支持 Spartan-3？

Spartan-3 需改用 ISE 工具开发，Vivado 不支持

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Vivado 2021.2 导出的 Xcelium 仿真库编译报错怎么办？

应改用 UG973 v2021.2 列出的兼容 Xcelium 版本，并先用 compile_simlib 验证

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Vivado 2021.2 新建工程时 Basys 3 板卡不显示怎么办？

建议查阅 Digilent 板卡文件仓库及厂商说明

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Vivado 2022.1 下 OEM Kinetix-7 许可证不识别怎么办？

需确认许可证 version limit 与新版工具兼容，但用户称其为 2022.12 后帖中无进一步结论

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Vivado 2022.1 中 HLS 导出 IP 失败如何解决

建议升级 Vivado 版本或应用补丁，根因未确认

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Vivado 2022.2 迁移后自定义IP的.coe文件未复制导致综合失败

选择NO迁移并在迁移前归档项目后.coe可被自动识别，问题解决

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Vivado 2023.2 升级后 PCIe IP 报 12-2285 无法设置 LOC

重新生成 IP 后问题依旧，帖中无最终结论

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Vivado 2023.2 批处理 TCL 报模块未找到错误

问题未定位，回答者仅请求提供文件和尝试附件脚本

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Vivado 2023.2 运行连接自动化报错 lnoc_da 变量不存在

用户卸载 2023.2 改用 2023.1 后错误消失

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Vivado 2024.1 中 MIG 点击 Generate 崩溃

问题未能复现，根因未确认，讨论未闭环

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Vivado 2025.2 综合 XDMA IP 报 XNG 文件查找错误

补装 Kintex UltraScale+ 器件支持后问题解决，Windows 与 Linux 均适用

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Vivado 2026.1综合无限运行不结束怎么办？

问题由文件夹权限导致，已解决

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Vivado Block Design validate报地址段过多错误

自动分配地址可避免该问题，地址段合并依据帖中未明确

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Vivado FSBL 启动后 SD 卡只读报错如何解决

WP 经 EMIO 接高电平后 SD 卡只读错误消失，根因未明

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Vivado Hardware Manager 连接 Zynq7000 上的 xvcServer 失败，报 Invalid cmd "E"

选择 local 服务器即可正常连接远程 XVC 服务器

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Vivado Validate Design 因层级BD含AXI_Interconnect失败

改用显式cross-connect与protocol converter IP可完全解决问题

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Vivado 找不到 basys3 板卡定义如何解决？

安装 basys3 板卡文件并配置 board.repoPaths 即可解决

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Vivado/Vitis 2020.2 调试启动失败无 FSBL 退出或内存错误

从零重建 2020.2 工程后恢复正常，原始原因不明

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Vivado中RTL模块输出无法连接AXI GPIO输出

IP输出不能互连，应改为外部端口或加2选1多路复用器

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Vivado中TPG模块报Synth 8-439未找到如何解决？

修正Vivado路径并安装补丁后TPG报错消失

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Vivado地址编辑器将AXI-Lite从设备映射到reg0段导致Petalinux无法映射设备树

自定义从设备被映射到reg0段时Petalinux无法正确映射，可用外部BD AXI端口强制分配到Reg段作为变通

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Vivado实现报错无IPI硬件交接文件

新建工程后一切正常，问题源于工程或安装损坏

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Vivado布局失败无法提交所有实例如何解决

版主建议尝试其他布局指令或2023.2版本，问题未解决

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Vivado报Board 49-71找不到zcu102板卡定义怎么办

可尝试改board_part版本或手动选器件，根因未确认

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Vivado报错IPAD_X1Y0未bonded无法设置LOC

将LOC属性改为当前硬件对应位置即可解决

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Vivado板文件解析失败如何定位错误位置

通过XML验证器可定位board.xml的XML解析错误

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Vivado烧写Flash报Labtoolstcl 44-518错误

问题未解决，仅确认Vivado版本与文件生成方式待查

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Vivado生成block design耗时超24小时怎么办？

管理软件阻止脚本执行导致生成缓慢，管理员添加排除项后解决

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Vivado网表生成时AXI信号被置零怎么办

原因未明确，可尝试接口调试标记或逐总线连接

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VxWorks 7 BSP 如何修改 BOOT_LINE_ADRS 地址

帖中未给出明确解决方法，提问者仍在寻求其他必要修改

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X5IO Wizard三态Combinatorial模式在Versal Prime Gen2上未正确三态导致MIPI DSI TX间歇性黑屏

已知问题，计划在Vivado 2026.2修复，可参考000040325

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XAPP1078 AMP FSBL 在 Vivado2016.4 报 xget_processor_name 错误

建议使用 XAPP 支持的对应工具版本，且现无需自定义 FSBL

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XAPP1078创建FSBL_AMP报xget_processor_name错误

多位用户在不同版本复现该错误，帖中未给出解决方案

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XAPP1320中XMPU/XPPU硅问题详情在哪查？

问题仅存在于ES1硅片，量产硅片无此问题，XAPP1320已更新至v2.0

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XAZU3EG MPSOC 运行 hello world 时 FSBL 退出断点未命中超时

问题未解决，仍在寻求调试方向

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XC2V500 标 FGG256 是假货吗？

FGG 为无铅版本，需确认回流温度曲线是否匹配

Zynq Development

XC3S500E在Win10下读写速度变慢怎么办

建议改用ISE 14.7 Win10版本并观察是否改善

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XC7Z007S无DDR设计QSPI启动报错0x00402000

3字节寻址已确认匹配，问题疑与AC时序/信号完整性相关，尚未定论

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XC7Z045 用 Webpack 许可综合报错怎么办？

XC7Z045 需 Enterprise 许可，免费版仅支持 XC7Z030 等较小器件

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XCKU15P Tandem PCIe 第二阶段加载失败

问题未解决，帖中无明确根因或结论

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XCKU5P Bank 65 MIPI RX 报 CRC/ECC 错误如何解决？

Rev 0 板卡有问题，Rev 1 板卡上接口工作无错误，问题标记为已解决。

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XDMA AXI-Lite 0x2000~0x3FFF地址导致驱动加载失败

帖中仅建议检查AER寄存器与BAR配置，未给出明确根因

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XDMA V4L2驱动需要怎样的udev规则？

禁用Unknown Displays后问题解决

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XDMA dma_to_device 间歇报错512是什么原因？

x86正常、ARM64间歇报错512，官方称ARM非支持平台

XDMA桥接从设备在部分比特流中AXI4-Lite读写异常

问题根因未确定，仅记录现象与观察手段

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XDMA读CMS IP寄存器回读为0如何解决

疑似地址转换或pcie2axi translation配置问题，帖中未定论

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XDMA驱动加载后run_test读写失败如何排查

问题未解决，需按lspci、BAR顺序、内核版本、设备ID逐项排查

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XDMA驱动加载报错Failed to detect XDMA config BAR

XDMA驱动不适用于7 Series PCIe核，需改用匹配的PCIe驱动

Zynq Development

XDMA驱动加载报错未识别设备且BAR检测失败

帖中未给出明确结论，仅提出device ID与Vivado版本两个排查方向

Zynq Development

XSCT app create 对 Zynq FSBL 模板失败

问题未解决，等待 AMD 人员回复

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XilSEM CRAM示例在Versal上IPI中断ID越界如何配置

SDT定义导致IPI_INT_ID越界，需按非SDT定义或正确中断号配置

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Yocto升级后Zynq-7000内核启动卡住

问题未解决，等待进一步排查建议

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ZC702上AXI DMA在PL与PS间收发数据失败如何排查

需按读写方向配置DMA并确保自定义模块符合AXI4-Stream握手协议

Zynq Development

ZC706 恢复 flash 时出现路径错误怎么办？

帖中未给出明确根因与解决方案

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ZC706+ADRV9009+TES软件无法连接主机PC

问题未解决，帖中未给出根因或结论

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ZC706上无Zynq IP时如何运行MicroBlaze代码？

开发阶段调试器可烧写FPGA，但该向导下载方式需PS，帖中未给出最终解决办法

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ZC706从Flash启动时内核镜像偏移错误如何解决

同步修改u-boot netboot偏移与flash分区大小之和即可正确定位内核镜像

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ZC706开发板综合报错是否需付费license？

ZC706评估套件自带免费器件锁定license，兑换后即可使用，无需另购

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ZC706生成比特流报Common 17-345错误

使用ZC706随附的许可证可消除该许可错误

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ZC706硬件协同仿真失败：Vivado许可证无效

许可证无效导致综合失败，需联系FAE更新许可证

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ZCU-106混音器主层重启用时如何获得干净过渡

问题未解决，建议检查AXI4-Stream清空及DRM图设置

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ZCU-216 JTAG下载时FSBL退出断点报错

删除并重建硬件平台（勾选lwIP）后问题解决

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ZCU102 Cortex-A53 停在0x0且无法读取pc/r0

问题未解决，另一用户报告类似现象

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ZCU102 HDMI直通加VDMA后4K无法显示

需确认视频时序与色深，并确保VDMA的DRAM带宽足够

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ZCU102 HDMI输出xlnx-pl-disp DMA通道请求失败

问题未解决，dma-names配置方式仍不明确

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ZCU102 Linux域运行Hello World报Program does not exist

问题未确认解决，需检查Agent配置及调试配置中的本地/远程路径

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ZCU102 PL Power Status OFF无法连接PL TAP

帖中未给出明确根因，仅建议检查LED、PL TAP controller与JTAG tamper设置

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ZCU102 Petalinux 2016.4 U-Boot 页表内存不足如何解决

帖中建议应用 U-Boot patch 复测，尚无最终验证结果

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ZCU102 USXGMII 重启后 Rx 挂起如何排查？

官方建议私信获取非官方补丁，根因未明确

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ZCU102+AD9081 PL AXI-Lite外设读取数据错乱并SError崩溃

疑似I/O故障，建议用BIST和边界扫描排查

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ZCU102上LWIP echo server无法ping通

问题未解决，怀疑与 DRAM 初始化序列有关

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ZCU102上OV5640+VDMA替换HDMI RX后无显示

问题未解决，建议先调试VDMA配置并参考Video Series

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ZCU102上U-Boot无法检测第二片QSPI Flash

预编译PetaLinux 2023.2的U-Boot在ZCU102上无法探测第二片QSPI Flash，帖中未给出结论

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ZCU102上xapp1305 10G以太网无法工作

问题未解决，等待Wireshark抓包进一步排查

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ZCU102启动卡在FSBL提示如何排查

需用DEBUG版FSBL并读寄存器定位，根因尚未确认

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ZCU102启动时INIT_B与PS_ERR_OUT红灯且FSBL看门狗复位如何排查

帖中仅描述现象与日志，未给出根因或解决方案

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ZCU102基础PS工程FSBL断点等待超时报错

帖中仅给出调试与规避建议，未确认根因

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ZCU102改型号后Place 30-143 GT布局失败如何解决

需将三组GT参考钟与GT_CHANNEL约束到同一列，并据板卡实际规划LOC

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ZCU102生成MIPI CSI示例设计比特流报错

需获得HDMI IP许可证或从设计中移除HDMI IP才能生成比特流

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ZCU102运行resnet50时DPU控制器报错

帖中未给出明确根因和解决方案

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ZCU104 VTPG经VDMA输出HDMI显示异常

帖中未给出根因或解决方案

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ZCU104部署xmodel报错如何解决？

警告可忽略，需匹配板卡镜像与Vitis-AI分支版本

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ZCU106从QSPI启动Linux无法挂载mmcblk0分区

修改bootargs可解决SD卡启动，但QSPI启动挂载问题仍未解决

ZCU111 与电脑通信异常显示无设备连接如何解决

建议先用 Vivado Hardware Manager 确认板卡连接，问题未解决

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ZCU111写bitstream报EMCCLK信息缺失如何解决

按提示禁用EXTMASTERCCLK_EN并使用正确大写枚举值，问题是否解决帖中未确认

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ZCU111许可证过期导致综合报错怎么办

需购买Vivado ML许可证以支持2020.1综合

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ZCU208 microSD启动报EEPROM Test failed

换用FAT32格式的小容量microSD后板卡正常启动

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ZCU208 上 BoardUI.exe 报错无法运行如何安装

帖中未给出明确原因或解决方案

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ZCU208上CMAC CAUI-4与GT QUAD组合冲突

建议按CMAC_X0Y0/X0Y1对应GT分组配置并忽略警告验证

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ZCU208文档下载提示出口合规验证失败怎么办？

按出口合规告警说明排查，仍报错则联系 websupport@xilinx.com

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ZCU216改变输入频率后输出功率下降约15dB

现象疑似与LMX2594时钟dither有关，帖中未给出结论

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ZCU216示例设计在Vivado 2024.2重建后FSBL因DDR失败

问题未解决，需按PS DDR调试指南收集寄存器转储进一步排查

Zynq Development

ZU47DR上PCIe DMA/Bridge IP导致内核启动CPU stall如何解决

问题未解决，需确认驱动与系统配置

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ZU48 RfSoc DDR4 MIG AXI协议检查失败

复位fabric状态机时需同时复位DDR4核，避免残留不完整突发

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ZU5EV QSPI启动时multiboot寄存器读出0x800导致启动失败

建议确认QSPI烧写时启用erase与verify，否则提供完整烧写日志进一步排查

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ZU9CG无法烧写QSPI/EMMC且SD卡启动FSBL报错

提问者建议调整DRAMTEST链接地址，QSPI/EMMC烧写问题仍在处理中

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ZYBO Z7 如何上电自动启动 Vitis C++ 程序

用 Vitis 生成 boot image 写入 SD 卡或 QSPI Flash 并选对启动模式即可上电自启

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ZYNQ 7000 QSPI启动报ILLEGAL_BOOT_MODE

疑似W25Q256不兼容，建议换W25Q128后重试

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ZYNQ 7000 通过板载 QSPI Flash 编程失败

问题未解决，仅提出排查与绕过建议

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ZYNQ PS侧MIO功能能否修改引脚映射？

MIO映射只能按表格选，不能改；必要时用EMIO引到PL侧

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ZYNQ XC7Z015开发板JTAG只能识别FPGA无法识别ARM DAP

更换芯片后恢复正常，疑似翻新芯片导致

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ZYNQ-7000 USB直连U盘无法识别，接Hub后可识别

根因未确认，建议排查USB供电与协议兼容性

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ZYNQ7 PS UART 波特率在哪里修改？

在 PS-PL Configuration 的 General 页面中查找 UART 波特率设置

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ZYNQ7000 ENET1 MIO模式无法发送数据包

通过强制ENET1时钟位与ENET0一致可临时发送，根因待查

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ZYNQ7000 PL用SEM/ECC时PS AWTD复位会挂死PS

SEM与AWTD复位挂死疑似相关，但缺乏datasheet理论支持，帖中无定论

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ZYNQ7000 XDMA AXI位宽128/64时PCIE异常

问题在参考设计中仍复现，根因尚未定位

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ZYNQ7000下载程序后FPGA_DONE无法保持拉高

看门狗复位是主因，去除后JTAG正常；SD卡电阻误焊另行修复

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ZYNQ7000从QSPI搬运比特流到DDR动态重配置DONE灯不亮

重配置前需刷新DCache到DDR，确保比特流数据完整写入内存

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ZYNQ7000编译CMSIS DSP库命令行过长无法生成elf怎么办

可先用CMake将CMSIS DSP库编译为静态库再在Vitis工程中引用

Zynq Development

ZYNQMP滚动密钥加密时PMU固件超出允许大小

FSBL采用16K块大小滚动密钥可正常启动；仅含PMU分区时才有此问题

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Zed Board rev D 下载卡在99%且串口无输出

下载卡99%与串口驱动问题均未解决，帖中无结论

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ZedBoard GPIO中断驱动gpio_request返回-517如何解决

提问者尝试博客及多处资料均未解决，帖中无最终结论

Zynq Development

Zedboard BOOT.BIN 无法初始化 Zynq USB 口

问题未解决，仅建议参考重建 Ubuntu 内核的 wiki 配置内核

Zynq Development

Zedboard OpenAMP加载大固件失败-12

小固件可启动，大固件因资源分配失败；根因未确认

Zynq Development

Zedboard SPI中断未进入处理函数

问题未解决，仅确认使用AXI中断并询问SPI控制器类型

Zynq Development

Zedboard启动卡在等待root设备/dev/mmcblk0p2

问题未解决，需核查petalinux构建流程与硬件设计

Zynq Development

Zedboard启动程序报找不到ARM设备

建议检查JTAG跳线J7-J11设为GND并完全断电重启，但帖中未确认最终解决

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Zybo Z7 Pcam 5C示例加MIPI CSI-2 IP后Vitis2023.2平台构建失败

2023.2平台构建失败原因未确定，需进一步排查

Zynq Development

Zybo Zynq 7000 QSPI启动烧写bitstream失败

需用基于自身.xsa的FSBL生成boot.bin再烧写QSPI，而非仅烧bitstream

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Zynq 7000 QSPI 16M限制的规避方法是否实用？

若复位期间无法保证不触发，需在每个边界复制FSBL；否则切回第一页可行

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Zynq 7000 lwip202_v1_2 中如何修改 RX Buffer 长度？

帖中未给出结论，问题仍未解决

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Zynq 7000 上 ISR 中使用 FreeRTOS 队列断言失败

降低中断优先级到19后断言仍失败，原因未确定

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Zynq 7000 与 PC 间 UDP 多次传输如何解决同步问题？

问题定位为 FIFO 复位未清空数据，但帖中未给出解决办法

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Zynq 7000 从 XSA 生成平台失败

lopper 地址映射解析缺陷，修改脚本或使用最新 lopper 可解决

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Zynq 7000 使用 math.h 时 cosf 未定义引用

在链接器库设置中添加 m 即可解决 cosf 未定义引用

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Zynq 7000 更新 uboot 时断电后 golden 镜像不加载

改用 Vivado HW Manager 烧写并拉开 golden 与 update 镜像间距可解决

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Zynq 7000 用 FSBL 流程调试下载为何失败？

重新导入并重建工程后 FSBL 下载流程恢复正常，原根因未确定

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Zynq 7000 通过 AXI_IIC 读取 INA219 电压电流失败

帖中未给出明确根因，建议先用示波器排查 I2C 总线并参考示例代码修改地址

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Zynq 7000 部分板卡 QSPI/JTAG 启动时 DDR Init 失败

问题仅出现在部分板卡，根因未确认，等待新版本板卡验证

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Zynq 7000裸机启动报0xF800010C内存读错误

故障板PS PLL无法锁定，导致ps7_init挂起并报内存读错误

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Zynq 7010 挂载 N25Q256A 后 Linux 重启失败

可通过模块卸载脚本或 m25p80 reboot notifier 写 0 规避重启失败

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Zynq 7020 上 Micron NAND 探测失败如何配置设备树

建议统一 u-boot 与内核 ECC 配置并使用硬件 ECC，但问题未解决

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Zynq 7030 Petalinux 内核启动卡在 OCM 初始化

PL 外部时钟未启动导致内核启动挂起，改用 PS PLL 或提前配置外部时钟可解决

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Zynq 7030 上 PCIe DMA/Bridge 子系统支持 DFX 吗？

XC7Z030 支持 DFX，但 PCIe 桥须置于静态区

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Zynq 7035 PS DDR3L 初始化失败如何排查

DDR 初始化失败原因未定位，需提供 dram_test 运行日志

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Zynq MPSoC FSBL 构建报 cp 无法创建文件错误

问题原因未确认，用户次日未做改动即构建成功

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Zynq MPSoC eFuse黑密钥启动报CSU错误0x39

帖中未给出错误码含义或解决方案

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Zynq PS CAN 经 MIO 外接收发器无法通信且 BUS-OFF

修正电平转换 IC 连接后 CAN 通信恢复正常

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Zynq PS 与 PL 之间怎么通信

AXI GP/HP/ACP 口的选择与带宽量级对比

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Zynq RSA认证SPK Signature校验失败如何解决

需在bif中正确提供spksignature，具体生成方法帖中未明确

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Zynq US+ RFSoC 有无内部非易失存储器存 FSBL？

FPGA 无内部用户 NVM；回退与多启动流程参见 UG1137

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Zynq UltraScale+ MPSoC PS DDR双rank clamshell启动问题

双rank clamshell配置存在已知问题，具体根因帖中未明确

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Zynq UltraScale+ MPSoC 自定义板 QSPI 启动卡在 ATF 输出

修正 config 中 UART 选择后问题解决

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Zynq UltraScale+上Qt应用经AXI VDMA显示时framebuffer连接问题

需参考Zynq UltraScale+ MPSoC Base TRD与Xilinx DRM KMS驱动文档，确保显示管线设备树绑定正确

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Zynq-7000 L1缓存奇偶校验为何未启用且无EDAC支持？

提问者未找到启用L1奇偶校验的代码，回答者推测与ARM errata相关但未确认

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Zynq-7000 PS MIO RGMII TX 信号异常如何解决？

补上 PS_MIO8 的 20k 下拉电阻后问题解决

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Zynq-7000 PS7 EMAC GMII经EMIO接GMII_TO_RGMII出现RX包错误

问题根因未确定，建议用ILA抓取GMII接口信号逐包分析

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Zynq-7000 Petalinux 用 fpgautil -r 读 AXSS 寄存器报错

按 Zynq PL Programming wiki 操作仍报错，帖中未给出解决结论

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Zynq-7000 Petalinux外接USB Hub键鼠无法工作

帖中仅描述现象，未给出根因或解决方案

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Zynq-7000 QSPI启动保存环境变量报错-19

帖中未给出根因或解决方案

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Zynq-7000 U-Boot 报错 Could not get PHY for eth0: addr 7

需核对设备树 PHY 配置是否匹配实际 PHY 芯片

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Zynq-7000 上 OpenAMP 报内核分页请求错误

Zedboard 上未解决，仅 ZC706+SDK2018.3 可用；512MB DDR 需改地址

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Zynq-7000 加载程序报 APB 内存访问端口禁用如何解决

建议移除重复的 ps7_init 调用，必要时开启 FSBL 调试打印排查

Zynq Development

Zynq-7000 在 Vitis 2024.2 中访问 BRAM 时 XBram_WriteReg() 挂起

疑似非对齐访问导致挂起，建议改用对齐的 32 位写调用验证

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Zynq-7000上运行DNNDK报DPU内存耗尽

根因是CONFIG_FORCE_MAX_ZONEORDER限制，帖中未给出具体解决步骤

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Zynq-7000双并行QSPI超32MiB访问回绕？

6.18下EAR未写入导致超32MiB访问回绕，已提补丁，待确认是否已知问题

Zynq Development

Zynq-7000挂起时PS侧APB读无响应写正常？

根因未确认，怀疑与未使能时钟外设访问或GPIO访问时序相关

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Zynq-7000板Mini-B USB接口松动导致Vitis无法识别

非已知问题，建议先换线，再按保修情况走RMA或第三方维修

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Zynq-7000编译CMSIS-DSP启用NEON报错

帖中未给出原因和解决方案，问题未解决

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Zynq-7000访问PL AXI-Lite寄存器报内存写错误

用户新建工程重试后问题解决，具体原因未明确

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Zynq-7020 与 7010 怎么选

资源、封装与常见板卡差异

Zynq Development · Selection & Tools

Zynq7000 EMMC经EMIO接sdio1驱动加载报CMD0超时-110如何解决

按帖中建议修改设备树并核对EMIO延迟后问题仍未解决，根因未确认

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Zynq7000 FSBL 无法从 QSPI flash 启动

启用 Quad 模式或将总线宽度改为 1bit 后可正常从 QSPI 启动

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Zynq7000 GIC嵌套中断在F2P IRQ处理中崩溃

开启嵌套中断后程序崩溃，帖中无明确根因

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Zynq7000 Linux 启动卡在 DMA 中断配置如何解决？

启用 IRQ_F2P 后启动卡住，根因尚未确定

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Zynq7000 NAND 如何启用 BCH 软件 ECC？

Zynq7000 的 u-boot 不支持软件 ECC，帖中问题未解决

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Zynq7000 PCIe根端口无法为端点配置BAR

问题未解决，BAR未声明原因待查

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Zynq7000 PL顶层信号无法分配引脚怎么办

PS仅通过AXI4总线接口或GPIO支持输入输出，需用这些信号连接

Zynq Development

Zynq7000 QSPI Flash读取特定数据时Xil_AssertNonVoid死循环

数组长度声明与实际使用不一致导致越界访问

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Zynq7000 SPI片选空闲时如何拉低为0

建议在设计中加2x1 MUX并由软件控制选择引脚

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Zynq7000 从QSPI启动失败，需先经JTAG运行U-Boot

设备树补全QSPI flash描述后QSPI启动恢复正常

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Zynq7000与DP83867 RGMII接口是否有已知问题

refclk需为33.33MHz，32MHz下以太网接口不工作

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Zynq7000内核升级后DMA内存分配失败

帖中未给出根因或解决方案

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Zynq7000双栈QSPI镜像超0x1740000编程失败

问题未定位，仅确认与镜像大小阈值及写完成时间增长相关

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Zynq7000线性QSPI启动加载PL镜像失败

帖中未给出结论，仅询问是否参考Xilinx AR 59518或做了自定义修改

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Zynq7020高温后从Flash启动FSBL失败

多块板高温后Flash启动卡在DMA Done，根因未定位，需排查电源时钟复位

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ZynqMP Bootgen 分阶段加密镜像解密失败

分阶段加密镜像解密失败原因未确定，疑为 bootgen 问题

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ZynqMP FSBL关闭调试标志后启动卡死

调试标志关闭后启动卡死原因未确定，需结合JTAG错误状态进一步排查

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ZynqMP FSBL后加载A53裸机应用PC跳0x0

问题最终由发帖人自行定位，但未说明具体根因

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ZynqMP OCM 两个 dword 卡死导致 FSBL 失败？

根因未确定，疑似器件损坏或供电问题，需进一步排查

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ZynqMP上IPI mailbox驱动加载失败如何解决

设备树中重复命名导致IPI驱动probe失败

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ZynqMP上如何仅复位RPU0使FSBL重启

单核复位RPU0重启FSBL未成功，RPU0停在0xFFFF_0004自循环，帖中未给出最终解决方案

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ZynqMP自定义板Petalinux启动报axi_sysid等错误如何解决

帖中未给出结论，仅描述现象与日志

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appsrc到omxh265enc到rtsp服务器报DMABuf错误

问题未解决，怀疑appsrc在rtsp输出时配置有误

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axi_dma示例设计仿真中status和done信号始终为0

帖中仅收集环境信息，未给出问题原因或解决方案

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dp_rx_subsystem_1.4例程MSA值错误且rx_fifo_overflow

尝试论坛建议方法后问题仍未解决，MSA时序错误原因未确定

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ef_vi_receive_init 返回 -11 错误码如何解决？

-11 即 EAGAIN，表示 RX ring 无空位，需按最小批量补充缓冲区

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emacps示例代码编译报中断宏未定义怎么办

添加#undef XPAR_INTC_0_DEVICE_ID让示例忽略AXI INTC IP即可编译通过

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kernel升级后USB gadget UDC不可用如何解决

问题未解决，仅建议按Wiki排查UDC占用与dr_mode配置

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mipi_csi2_rx_subsystem示例综合报模块缺失

按回答建议处理后缺失文件问题解决

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mipi_csi2_tx_subsystem的s_axis_tready为何常拉低？

帖中仅列出可能原因，未给出结论

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pmu-firmware/fsbl-firmware do_configure 执行错误

问题疑似与设计相关，根因尚未确认

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smart_model_select移植KV260后推理异常

社区建议排查drm设置、batch size和vvas_infer的scaler参数，未给出最终结论

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u-boot-xlnx构建后报soc_xilinx_zynqmp驱动不匹配如何解决

启用CONFIG_SOC_XILINX_ZYNQMP即可消除驱动不匹配错误

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vcap_v_tpg_0端口与DMA初始化失败

补全设备树节点后DMA初始化失败仍出现，问题未解决

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vvas_xmetaaffixer添加的dummy metadata未在输出中显示如何解决

帖中未给出明确根因，仅建议提高GStreamer调试日志级别排查

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xczu1cg自定义板FSBL启动失败且DDR识别错误

电源时序问题已修复使能编程，但FSBL打印异常与DDR误识别为DDR3仍未解决

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xdma核Tandem选项为何对xqzu7ev器件灰显

该防御型器件的Tandem支持缺失，已提交内部变更请求

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xilinx-vdma probe失败error -16如何解决

疑似dtb节点配置有误导致vdma probe失败，需检查dtb

Zynq Development

xilinx-vdma报错errors 10后DMA停止传输

类似错误在2019.1已解决，建议打patch或升级版本

Zynq Development

xilinx-video MIPI CSI-2 端口初始化失败如何排查

问题未解决，怀疑 media graph 配置或复位电路，但未确认

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xilinx-video端口与DMA初始化失败如何解决

帖中未给出根因或解决方案，问题仍待排查

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xqzu19eg器件下XDMA配置5.0GT/s失败

2018.3.1可完成示例设计实现，建议升级版本

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xsct 2020.2 下 ps7_init.tcl 报 DAP IDCODE 无效

疑似出现 dummy_dap，需检查启动模式与 SD 卡启动镜像是否有效

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zynq_fsbl模板无效且BSP缺少xilffs/xilrsa怎么办？

需在BSP中启用xilffs和xilrsa；启动失败原因未定论

Zynq Development

下载fsbl.elf时报内存写错误如何解决？

需排查工程占用、开关设置及FSBL问题，根因未确认

Zynq Development

两个Aurora核共享RefClk无法布局布线

两版Vivado均报部分布线错误，根因未确定

Zynq Development

两个以太网IP的IODELAY组冲突DRC报错如何解决

对IDELAYCTRL与IDELAYE2同时设置IODELAY_GROUP并约束LOC后DRC解决

Zynq Development

为DMA保留DDR内存导致U-Boot启动失败

将保留区域移到DDR中部避开boot loader占用区即可正常启动

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交叉编译报错 cannot find -lz 如何解决

工具链不带 zlib，需自行编译 libz.so 后重新链接

Zynq Development

修改EP的MPS/MRRS后读1KB以上文件卡死原因？

MPS/MRRS不能随意修改，卡死原因帖中未给出结论

Zynq Development

修改dtsi和fsbl_config.h后DFU-Util不列出目标设备

需按教程使用USB启动模式并由dfu-util加载三段镜像

Zynq Development

创建 zynqmp_fsbl 应用时 BSP 创建失败

中断接口未正确定义为中断可能导致该 BSP 创建失败

Zynq Development

创建FSBL时报BSP缺少xilffs/xilsecure/xilpm库

需先构建平台再创建FSBL应用，但提问者未确认解决

Zynq Development

加入QT5后image.ub变大导致启动失败怎么办

大rootfs不建议用image.ub，可改用SD卡ext4分区作rootfs

Zynq Development

双Chip2Chip设计PLACE_DESIGN报IODELAY_GROUP无IDELAYCTRL错误

帖中未给出结论，仅确认错误来自C2C_PHY_group_M及对应IODELAY_GROUP约束

Zynq Development

启动程序报ps7_init错误且无法访问JTAG-DP

Hello World在QSPI模式可运行，但调试器模式仍报JTAG-DP错误，根因未定

Zynq Development

启动程序时ps7_init写入目标失败如何解决

问题未解决，仅确认Vivado可连接目标，根因未定

Zynq Development

启用DDR ECC的XSA在Vitis中FSBL失败怎么办

问题未解决，提问者暂搁置，等待后续再排查

Zynq Development

启用Tandem PROM后打开XDMA示例设计报错

问题已提交Change Request，等待AMD更新

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启用加密后FSBL加载失败，安全启动无法完成

帖中未给出根因，仅建议开启FSBL调试并读取JTAG错误状态寄存器

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基于Vitis HLS视觉库的AWB IP上板后像素值全为0

需用System ILA或AXI VIP排查AXI4-Stream或复位问题

Zynq Development

多个PL uartlite扩展后系统无法正常启动

疑似PetaLinux 2020.2波特率设置bug，需排查uartlite波特率配置

Zynq Development

如何仅保留HDMI子系统中的发送部分？

HDMI TX与RX是不同IP，删除RX并保留Tx相关逻辑即可

Zynq Development

如何修改PS到M_AXI_HPM0_FPD的Burst Length

问题未解决，建议用memcpy对比CPU写事务的AW_LEN差异

Zynq Development

如何去掉或屏蔽VCU_QT以避开Qt编译错误

可通过rootfs配置取消vcu-qt及packagegroup-petalinux-qt来排除Qt编译

Zynq Development

如何在Block Design中为MicroBlaze启用快速中断

Manual选FAST即可，硬件无需额外配置，软件用INTC驱动专用handler

Zynq Development

如何在ZC702上运行OP-TEE与Linux？

帖中未给出ZC702上运行OP-TEE与Linux的完整指导

Zynq Development

如何在ZC702运行时改变Clocking Wizard输出时钟频率

可通过DRP端口在运行时改变Clocking Wizard输出频率

Zynq Development

如何将节点锁定Vivado许可证迁移到另一台电脑？

可通过账户中的rehost功能迁移节点锁定许可证

Zynq Development

如何更改Vivado中已封装IP的板卡配置类型？

可通过更改板卡设置或升级IP解决板卡值不匹配警告

Zynq Development

如何生成MIPI-DPHY IP的示例设计

通过右键XCI文件选择Open IP Example Design即可生成示例设计

Zynq Development

如何解决bootgen对PUF加密镜像生成的变更以兼容2021.1前熔断的器件？

建议升级到2021.2或更新版本尝试，根因未确认

Zynq Development

如何让FSBL和PMU BSP不使用gem3？

按隔离配置排除GEM3后，PMUFW与FSBL可正常构建

Zynq Development

如何通过Vitis修改Zynq 7000的AXI DDR端口2和3

帖中未给出结论，问题未解决

Zynq Development

官方VCU ZCU106 BSP编译报错如何解决？

帖中未给出最终解决结论，仅建议修正用户格式或匹配PetaLinux与BSP版本

Zynq Development

导出MIPI CSI TX IP后VCS仿真缺文件如何解决

建议编译IP库、检查VCS设置与版本兼容性，Vivado 2023.2导出可规避

Zynq Development

封装XDMA为IP后pcie_7x_0分段约束报错

网表中缺少pcie_7x_0 Cell导致约束未生效，根因待确认

Zynq Development

已购功能安全包为何找不到Zynq-7000的STL支持

STL应包含在登录后的功能安全包中，PS与MicroBlaze的STL包不同

Zynq Development

开启CSI Spec V2_0和VCX后IP无输出？

重新生成IP后仍无输出，根因待查，需确认PHY lane寄存器

Zynq Development

恢复ZC706时为何连不上hw_server？

怀疑是Windows防火墙拦截了端口通信

Zynq Development

恢复ZCU106 HDMI示例工程报错找不到器件

脚本器件型号与实际板子不符，改为实际Production器件后重跑脚本

Zynq Development

打开Hardware Manager报XML编码不支持错误如何解决

删除hw.xml并重跑工具后问题解决，根因未确认

Zynq Development

执行modprobe qdma-pf报Operation not permitted如何解决？

禁用Secure Boot并移除AppArmor后重新编译安装驱动，modprobe不再报错

Zynq Development

按UG1186配置OpenAMP后Zybo启动失败

调整预留内存地址避开冲突后启动恢复正常

Zynq Development

擦除flash文件系统分区后kernel为何起不来

擦除文件系统分区后kernel无法启动，根因帖中未明确

Zynq Development

改MIO16 IO标准为CMOS2v5能修复Tx信号完整性吗？

改IO标准只是改变驱动强度，不是可靠修复，建议改驱动强度设置

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更换器件后Block Design被锁定如何解决

需重新生成IP以匹配新器件，但含PS的IP无法直接迁移

Zynq Development

添加或修改其他IP后RTL模块行为改变

未约束的时钟域导致实现结果不可预测，需完善时序约束并重构时钟方案

Zynq Development

生成LDPC示例设计在IP Integrator完成后卡住

问题已由Krishnpriy协助解决，但帖中未说明具体根因

Zynq Development

生成比特流时Implementation报黑盒错误怎么办？

需确认scalerip的源码与netlist正确生成并纳入设计

Zynq Development

生成输出产物时缺少ddrmc.elf文件如何解决？

根因未确认，官方建议确认xci复制导入方式并提供日志/复现设计

Zynq Development

用SDK生成FSBL时报xuartps_hw.h找不到

提问者用SDK建FSBL工程仍报同样错误，帖中无最终解决方案

Zynq Development

用video_aresetn复位MIPI RX IP为何崩溃？

复位前需排查时钟余量与TREADY，且复位时TX侧应处于LP状态

Zynq Development

级联两个IDELAYE2导致其他IOBUF无法布局

通过约束禁用角落单元的IDELAYE2可解决该布局失败

Zynq Development

编程PPK0和RSA_EN后ZynqMP无法启动

RSA_EN编程后必须禁用bh_auth_enable，否则触发0x40安全锁定

Zynq Development

编译Hello World时找不到fsbl.elf和pmufw.elf

路径不一致原因未查明，项目已删除无法复现

Zynq Development

自定义IP导致Vitis导出硬件工程构建失败？

多位用户遇同类问题，指向make文件生成，根因未确认

Zynq Development

自定义Zynq-7000板Petalinux U-Boot构建报错

需禁用CONFIG_CMD_IMLS等配置选项，根因未确认

Zynq Development

裸机Hello World链接报未定义_exit等符号

不用BSP时需自行实现libc依赖的底层函数或改用rdimon.specs

Zynq Development

设计改动后是否必须重新生成FSBL？

Zynq IP块变更需更新FSBL，Soft IP接口不变则不必

Zynq Development

远程升级中FSBL出错如何可靠回退golden boot？

帖中未给出可行方案或结论

Zynq Development

通过/dev/mem配置VDMA寄存器触发SError中断

帖中未给出原因结论

Zynq Development

2019.1内核ttyPS驱动未设置tty->port导致崩溃

切换内核标签后问题依旧，帖中未给出解决方案

Linux Driver

2021.1设备树生成器在hsi generate_targets上无限循环

问题未解决，官方仅指出XSA中MicroBlaze中断引脚未连接中断控制器

Linux Driver

AXI Quad SPI 与 SD 卡冲突如何解决？

关闭 packagegroup-petalinux-som 或去掉 disable-wp 可缓解冲突

Linux Driver

Alveo SN1022 上 onload 模块无法加载

SN1022 属专用卡，建议通过 support-nic@xilinx.com 或支持工单处理

Linux Driver

Arty 7Z10 冷启动后以太网不工作

在LWIP代码开头加延时等待PHY上电复位完成即可解决

Linux Driver

BUFG_GT_SYNC与TX_OUT_CLK驱动不可布放错误

改用共享逻辑的user_clk_out直连逻辑后问题解决

Linux Driver

Basys 3 打开硬件管理器报 hw_server 版本过旧

帖中仅给出参考链接，未确认根因或解决方案

Linux Driver

CoraZ7构建Linux应用时bootgen写SD卡失败

问题未解决，帖中未给出根因或修复方法

Linux Driver

FSBL中如何修改SD卡时钟速度？

将xsdps.h中的宏改为0可避免切换到HS模式。

Linux Driver

FSBL能读SD卡加载U-Boot但U-Boot无法读同一SD卡

SD控制器不应配置Card Detect和Write Protect线，且2021.2的FSBL存在SD初始化问题

Linux Driver

HLS仿真报GLIBCXX_3.4.29未找到如何解决

提问者用软链接替换libstdc++.so.6后HLS仿真不再报错

Linux Driver

ISE 14.7 中 OBUFE 驱动总线报多驱动错误

多个 OBUFE 驱动同一信号在 Xilinx 中不被允许，建议改用多路选择器

Linux Driver

ISE 14.7在Ubuntu 18.04实现时许可证报错

Windows需装驱动，Ubuntu需解决许可证问题

Linux Driver

K26C自制载板Linux启动时SD卡读取失败

将设备树节点改为sdhci1后SD卡可正常读取

Linux Driver

KR260启动Linux 6.1时pinctrl设置失败

旧PMUFW导致pinctrl报错，更新QSPI固件可消除

Linux Driver

KRIA K26自定义载板usb0与SD卡识别问题

问题未解决，USB2244未被正确配置

Linux Driver

KV260 U-Boot 中 psgtr_phy lane 2 PLL 锁定超时导致 USB 和 SD 卡启动失败

问题未解决，帖中未给出根因或修复方案

Linux Driver

KV260 Ubuntu运行模型报vitis_ai_library缺失

Ubuntu 22.04可安装vitis-ai-library包，20.04可参考相关文章构建

Linux Driver

KV260 用 balenaEtcher 烧录 Ubuntu 22.04 镜像报错怎么办？

改用 balenaEtcher 1.18.12 并下载 Kria 专用镜像后烧录成功

Linux Driver

KV260上VCU IP启动时系统卡死怎么办？

启动卡死疑似硬件设计或VCU IP连接问题，需逐项排查

Linux Driver

KV260用BOOT.BIN启动后Bitstream未加载

Kria K26的Bitstream加载机制与传统MPSoC不同，需按专用文档处理

Linux Driver

KV260用Petalinux镜像SD卡启动失败

使用2021.1版本boot firmware后启动正常

Linux Driver

KV260用Petalinux镜像从SD卡启动失败

建议更新QSPI固件并改用2022.1预构建SD镜像验证启动

Linux Driver

Kria KR260 SD卡启动Petalinux报VFS内核恐慌

建议先升级Kria SOM Boot Firmware，若无效再提供完整启动日志排查

Linux Driver

Kria KV260加速流程为何不生成SD卡启动文件？

加速流程不自动产出启动镜像，需用PetaLinux BSP单独制作WIC并部署固件

Linux Driver

MPSoC eMMC启动概率性卡在fsbl f_open失败

加1ms延迟可规避，根因未确认，需查寄存器状态

Linux Driver

MicroBlaze启动Bootloader读SREC报错如何排查

问题未定位，仍在排查SPI配置与自测卡死点

Linux Driver

Model Composer 与 Matlab 在 Ubuntu/Windows 下生成失败

Windows 端为 license 问题，Ubuntu 端为缺失 Qt 库，均未闭环

Linux Driver

PS端DP端口报错是什么原因？

需先查看完整boot log定位PS DP错误，帖中未给出结论

Linux Driver

PYNQ-Z1 QSPI/SD卡启动烧写失败怎么办？

提问者仅描述烧写报错，帖中未给出根因或解决方案

Linux Driver

PetaLinux 2015.2 JTAG启动报OCM未启用错误

多位用户遇相同OCM错误，帖中未给出有效解决方案

Linux Driver

PetaLinux 2019.2 在 Ubuntu 18.04.5 安装 Yocto SDK 失败

Ubuntu 18.04.5 不在 PetaLinux 2019.2 支持范围内，应换用受支持的宿主机

Linux Driver

PetaLinux 2021.2 SD卡启动无法打开root设备

问题未解决，提问者按手册操作后问题依旧

Linux Driver

PetaLinux 2021.2 编译 device-tree 报 do_configure 失败如何解决？

回答者称在 PetaLinux 2023 中通过改 devicetree.bbclass 修复，2021.2 未确认

Linux Driver

PetaLinux 2022.1 SDK工具链编译OpenSSL报FindBin.pm缺失

疑似缺少Perl模块或模块路径配置不正确，可尝试安装或配置路径

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PetaLinux 2022.1 构建失败如何生成 BOOT.bin

建议离线构建参考官方文章并禁用网络 sstate feeds 重试

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PetaLinux 2022.2 ZCU106 BSP 直通 SD 卡启动 Guest 失败

帖中未给出结论，问题未解决

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PetaLinux 2022.2 是否支持 Ubuntu 20.04.4？

20.04.4 LTS 受 2022.2 支持，需检查目录权限与依赖包列表

Linux Driver

PetaLinux 2022.2 构建在 Ubuntu 20.04/22.04 上失败如何排查？

构建失败与包 configure 阶段相关，需检查对应日志

Linux Driver

PetaLinux 2023.1 构建 iproute2 时 sstate 文件获取失败如何解决？

建议先不带本地 sstate-cache 和 downloads 目录构建一次

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PetaLinux 2024.1 SD卡启动image.ub卡在console enabled

修正BOOT.BIN地址偏移并重跑petalinux-build后SD卡启动正常

PetaLinux升级2025.2后GEM网口启动失败

同工程同板升级到2025.2后PS网口GEM0无法初始化，根因未定位

Linux Driver

PetaLinux启动时无法pivot_root/switch_root到SD卡overlay

开机自动chroot会卡在默认shell，pivot_root/switch_root在PetaLinux下似乎不可用，问题未解决

Linux Driver

PetaLinux安装报缺少libtool但系统已装

建议参考Xilinx AR 73296安装PetaLinux工具

Linux Driver

Petalinux 14.7 在 Zynq7000 上构建失败如何解决？

补丁未生效，根因待日志分析，帖中未给出最终结论

Linux Driver

Petalinux 2016.4 选 SD 卡后为何不生成 rootfs.cpio？

可从 deploy 目录取 rootfs.cpio，或改用 rootfs.ext4 并需 EXT4 分区

Linux Driver

Petalinux 2018.3 MacB 驱动内存分配失败原因？

根因尚未确定，需提供 u-boot 及完整启动日志进一步排查

Linux Driver

Petalinux 2019.1 从 SD 卡启动 zc7z020 失败

建议重新打包并复制 boot.scr 后重试，问题是否解决帖中未确认

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Petalinux 2020.1 ZedBoard SD 启动失败：$scriptaddr 未定义

换用新 ZedBoard 后问题消失，根因未查明

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Petalinux 2020.1 ZedBoard SD 启动失败：缺少 $scriptaddr 值

帖中未给出根因或解决方案，仅建议转到其他论坛提问

Linux Driver

Petalinux 2020.1 ZedBoard SD 启动报缺少 $scriptaddr

改用自建工程后仍报同样错误，scriptaddr 仍缺失，问题未解决

Linux Driver

Petalinux 2020.1 获取硬件描述失败

建议对照 UG1144 检查创建工程步骤

Linux Driver

Petalinux 2020.2 SD卡启动等待root设备失败

帖中无有效回答，问题未解决

Linux Driver

Petalinux 2021.2 编译 checksecurity 时下载失败怎么办

需通过 bbappend 更新失效的源码 URL，或到 Debian 论坛咨询

Linux Driver

Petalinux 2022.2 构建镜像从SD卡启动日志卡住

启动卡住原因未确定，添加rootwait未解决

Linux Driver

Petalinux 2023.2 构建失败并出现解析错误

执行 petalinux-upgrade 和 petalinux-build -x mrproper 后恢复正常

Linux Driver

Petalinux SD卡启动出现不支持命令错误

问题未解决，bootrom错误码0x00400000在Zynq用户指南中未定义

Linux Driver

Petalinux SD卡模式DNS与时钟同步服务启动失败原因

问题源于配置而非版本bug，需修正vpll、服务安装及配置文件混用

Linux Driver

Petalinux USB gadget出现UDC错误如何解决？

修改设备树dr_mode为peripheral可解决UDC错误

Linux Driver

Petalinux Zynq MPSoC 卡在 mmc1 error -110 初始化 SD 卡

gen-machineconf 默认选错 SD 控制器，需在 menuconfig 中改选 SD_1

Linux Driver

Petalinux从SD卡启动在U-Boot中停止并报神秘错误

问题未解决，根因未确定

Linux Driver

Petalinux离线编译pmu-rom-native下载失败怎么办

按官方README配置离线sstate与Downloads并清理工程

Linux Driver

QSPI启动报XFSBL_ERROR_QSPI_LENGTH失败

修正FPGA配置并重新生成XSA后QSPI启动正常

Linux Driver

R5在TCM中运行代码访问SD卡失败

需在Xsdps驱动中为TCM地址加0xffe00000偏移以适配DMA

Linux Driver

RFDC PLL由bitstream配置时出现频率误差，软件驱动重配后消失

软件重写相同PLL配置可消除bitstream配置带来的频率误差，根因待查

SD卡启动加载bitstream失败XFSBL_ERROR_BITSTREAM_LOAD_FAIL

PS_DONE/PS_INIT_B电平被LED电路拉低导致加载失败，修复后正常

Linux Driver

SD卡启动卡在SDHCI平台与OF驱动助手处如何解决？

改用官方终端方法格式化SD卡后问题解决

Linux Driver

SP701 MicroBlaze SPI模式SD卡CMD0返回0xFF如何解决？

提问者未确认根因，倾向改用专用SD控制器控制上电时序

Linux Driver

ST6G3244ME连接SD卡方向线无法配置

根因为ST6G3244ME焊接不良，更换原型板后SD配置正常工作

换到Intel平台后问题消失，疑似AMD Ryzen平台兼容性问题

Linux Driver

U250上运行host报shim library错误如何解决

按UG1301完成shell partition烧写后问题解决

Linux Driver

Ubuntu 18.04 服务器版安装 Vivado 2022.1 出现黄色空白页

黄色空白页原因未确定，官方建议先确认安装日志并安装缺失器件

Linux Driver

Ubuntu 20.04 上安装 2021.2.1 更新报无有效安装

可重装 2021.2 或合并 installedSW.xml 注册条目解决

Linux Driver

Ubuntu 20.04 下 PetaLinux 2019.2 编译 libgpg-error-native 失败

问题未解决，根因未确认，仅怀疑与 gawk/Ubuntu 版本有关

Linux Driver

Ubuntu 20.04 下 Vivado 无法连接 VCK190 硬件目标

安装 Vivado 自带 cable 驱动脚本后成功连接 VCK190

Linux Driver

Ubuntu 20.04 安装 Vitis 2021.2 解压 rdi_0309_2021.2_1021_0703.xz 报错如何解决？

根因未确认，需先排查存储空间与安装环境

Linux Driver

Ubuntu 20.04 安装 Vivado 2021.1 卡住怎么办

帖中未给出原因或解决方案

Linux Driver

Ubuntu 2022.04 下构建 Petalinux 镜像失败

工作区在独立分区时构建失败，改到主分区后成功，根因未确认

Linux Driver

Ubuntu 22.04 上 Vitis 2024.2 无法识别 Platform USB Cable 2

驱动已装但线缆仍不被枚举，问题未解决，帖中未给出最终根因。

Linux Driver

Ubuntu 22.04 上 iMPACT 找不到下载线怎么办？

帖中未给出明确解决结论

Linux Driver

Ubuntu 22.04 内核配置检查失败如何解决

Canonical 建议内核调试用户禁用 annotations 检查，问题仍在跟进

Linux Driver

Ubuntu 22.04 如何安装 Alveo XRT？

安装 amd64 版本依赖库后问题解决

Linux Driver

Ubuntu 22.04.4 安装 Vivado 报路径过长错误

问题未解决，版主仍在询问具体错误信息与出错阶段

Linux Driver

Ubuntu 下 vitis_hls GUI 启动后立即退出怎么办

建议用 -showguiout 启动以获取更多错误信息，根因尚未确定

Linux Driver

Ubuntu安装Vitis/Vivado卡在生成已安装器件列表

安装缺失依赖库后重新安装即可完成

Linux Driver

Ultra96 无法从 SD 卡启动 Petalinux 自定义 rootfs 和内核

将 petalinux 机器名改为 zcu100-revc 后即可从 SD 卡启动

Linux Driver

UltraZed-EG 用 bootelf 从 SD 卡启动应用失败

加载到非零 DDR 地址并关闭中断后仍停在启动处，问题未解决

Linux Driver

Ultrazed-EG 用 SD 卡 rootfs 启动失败

在设备树 &sdhci1 中添加 disable-wp 可解决 SD 卡 rootfs 挂载失败

Linux Driver

VCK190 SD1 LS启动：部分microSD卡启动失败(BootROM 0x22B)

问题未解决，需进一步收集第二块板测试及U-Boot mmc信息

Linux Driver

VCK190 SD卡烧录官方demo串口报错

问题可能与启动流程相关，建议更新系统控制器

Linux Driver

VCK190 启动 Linux 时 iommu 内核崩溃如何解决

尝试 clk_ignore_unused 及更换 BOOT.BIN 仍未彻底解决，根因未确认

Linux Driver

VCK190 预构建 Vitis AI SD 卡镜像无法启动

更换新 SD 卡重新烧录后问题解决

Linux Driver

VCK190基础镜像启动时AIE IP无法启动

需使用Vitis AI专用DPU镜像，不能直接用VCK190基础镜像运行DPU应用。

Linux Driver

VCK5000在Vitis IDE中编译cl_lmem_2rw报SD启动模式错误

Vitis IDE对VCK5000支持不佳，建议改用Makefile流程

Linux Driver

VHK158启动sd_card.img后运行应用报无法打开设备0

帖中未给出根因或解决方案，仅提示xbutil已更名为xrt-smi

Linux Driver

VMK180预编译镜像SD卡启动报环境区错误

问题未解决，仅要求提供完整日志并确认PDI是否加载

Linux Driver

VP1802四SLR原生SD启动卡在REMOTE_LINK_READY

SD启动时REMOTE_LINK_READY未置位导致PLM中止，JTAG启动正常

Linux Driver

VPK180 无法从 SD 卡启动，如何排查？

所贴日志来自系统控制器，需确认 SD 启动模式并读取 Versal 串口日志

Linux Driver

Versal VPK120 SD启动UEFI报无法加载镜像

自定义machine仅用于生成BOOT.bin，linux镜像须用common machine

Linux Driver

VirtualBox中Ubuntu虚拟机安装Vivado窗口缩放问题

安装扩展包后仍存在该问题，帖中未给出最终解决结论

Linux Driver

Vitis 2021.1在Ubuntu 22.04编译报错怎么办？

帖中未给出原因或解决方案

Linux Driver

Vitis 2022.2 生成 cmake 文件失败如何解决？

重装 Vitis 2022.2 后该错误消失

Linux Driver

Vitis 2023.2在Pop-OS上cmake报libssl.so.10缺失

官方未在Pop-OS上测试Vitis，建议改用Ubuntu 22.04 LTS

Linux Driver

Vitis 2024.1 在 Ubuntu 安装解压报错如何解决

帖中未给出明确根因与解决步骤

Linux Driver

Vitis 2025.2串口监视器闪退如何调试

UI串口监视器仍不可用，用户改用minicom命令行方式

Linux Driver

Vitis AI 3.0 量化前检查浮点模型报错

帖中未给出结论，问题未解决

Linux Driver

Vitis Windows 下生成 BOOT.BIN 报错无法读取平台 XML 元数据

帖中未给出根因，用户改用命令行 bootgen 手动生成 BOOT.BIN

Linux Driver

Vitis 无法生成 EXT4 sd_card 镜像

在 Vitis 2020.1 创建平台时补充 rootfs 目录链接即可生成 SD 卡镜像

Linux Driver

Vitis内嵌terminal串口调试为何闪退？

帖中未给出结论，仅建议核对安装要求与依赖库

Linux Driver

Vitis工程迁移后makefile仍指向旧路径如何修改

帖中未给出有效解决方案

Linux Driver

Vitis教程中ROOTFS目录位置如何设置？

回答建议source $ROOTFS下的environment-setup脚本即可

Linux Driver

Vitis构建Vadd示例出现52个错误如何解决

建议安装依赖库并选择aarch64-xilinx-linux作为sysroot，问题是否解决帖中未确认

Linux Driver

Vitis添加DPU后show_dpu报错如何解决

安装VART后问题仍未解决，帖中无最终结论

Linux Driver

Vitis生成设备树报hsi::generate_bsp失败

问题未解决，需完整日志进一步排查

Linux Driver

Vitis统一IDE中Git登录报错Invalid scheme 'theia'

官方建议暂时避免使用该登录图标，待确认支持情况

Linux Driver

Vitis软件仿真因libstdc++版本报错如何解决

无权限时可通过设置LD_LIBRARY_PATH指向新版libstdc++规避

Linux Driver

Vivado 2014.4 在 Ubuntu 14.04 调用 Modelsim 失败

帖中未给出从 Vivado 启动 Modelsim 的修复方法

Linux Driver

Vivado 2016.4 如何修改 SD 卡控制器时钟速度

帖中未给出修改 SD 卡控制器时钟速度的方法

Linux Driver

Vivado 2019.2在Ubuntu 22.04仿真编译C文件失败

2019.2不支持Ubuntu 22.04，建议升级版本并加-v 1排查

Linux Driver

Vivado 2020.2安装报Invalid User Login怎么办？

账号无异常，疑似系统日期时间/时区问题，但未确认解决

Linux Driver

Vivado 2021.1综合进程被Killed如何解决

增大swap内存后综合被Killed的问题得到解决

Linux Driver

Vivado 2021.2 添加板卡文件时安装器空白卡死

可尝试检查磁盘空间或以sudo运行xsetup解决

Linux Driver

Vivado 2021.2在Ubuntu 20.04打开工程卡在Initializing

按建议修改语法检查设置并安装缺失库后问题解决，但仿真又卡在Executing simulate step，问题仍未彻底解决

Linux Driver

Vivado 2022.2运行make sim出现Board 49-26警告怎么办？

这些是警告而非错误，可安全忽略；如有真正报错需另行提供

Linux Driver

Vivado 2024.1在Ubuntu 22安装卡在最终处理怎么办？

建议安装缺失库并运行installLibs.sh后重装，避免sudo运行xsetup

Linux Driver

Vivado 2024.2 在 Ubuntu 上含 ILA/VIO 实现阶段卡死

问题未复现定位，疑与 WSL/虚拟机环境相关，可尝试本地磁盘

Linux Driver

Vivado 2024.2在Ubuntu 24.04.2下Sublime无法启动

官方称Vivado 2024.2不支持Ubuntu 24.04.2，问题根因未确认

Linux Driver

Vivado 22.02 综合报 arctanh 未实现错误

改用对数恒等式实现 arctanh 后问题解决

Linux Driver

Vivado Lab tool 烧录 ISSI IS25WP01G 失败

问题已通过 Service request 解决，将在 2024.2 版本修复

Linux Driver

Vivado Tcl控制台不显示命令和输出

问题原因尚未确认，疑似与PRUNDIR环境变量或项目文件有关

Linux Driver

Vivado 添加配置存储器时报 Labtools 27-3347 错误怎么办？

可尝试两种 flash 类型脚本或只连一个设备

Linux Driver

Vivado升级后SD卡初始化失败如何解决

重建工程并换回旧SD函数后仍无法初始化SD卡，问题未解决

Linux Driver

Vivado启动时间歇性段错误如何解决

升级到Ubuntu 24.04后未再出现段错误，提问者自行关闭

Linux Driver

Vivado在VirtualBox Ubuntu安装卡在生成设备列表

可终止卡住进程后重跑安装程序恢复，但重跑会重新下载

Linux Driver

Vivado安装中断后报cannot execute binary file

安装未完成导致报错，建议清理残留文件或换目录重装

Linux Driver

Vivado安装卡在Final Processing怎么办？

Ubuntu 23.04不受支持，应使用受支持的操作系统

Linux Driver

Vivado烧写部分写保护SPI Flash报错27-3347

多位用户遇相同错误，帖中无人给出解决方案

Linux Driver

Vivado综合报DRC MDRV-1多重驱动如何解决

建议将SPI数据端口声明为inout而非input

Linux Driver

Win10下Platform Cable驱动安装失败

驱动安装不完整，windrvr6缺失，问题未解决

Linux Driver

Win10新笔记本无法识别Platform Cable USB II

建议升级到最新Vivado Lab工具以解决兼容性问题

Linux Driver

XC7K325T JTAG烧写BPI Flash报RS引脚错误

多角度排查后仍未定位根因，问题待解

Linux Driver

XC7Z045启动失败报600C，是efuse问题吗？

问题未定位，需进一步提供FSBL调试打印和寄存器状态

Linux Driver

XCZU2EG从SD卡启动报pmu err如何解决？

更换正确版本的SDK工具后问题解决

Linux Driver

Z7030在SDK 2019.1下SD卡启动失败

降低SD_CLK至40MHz以下可规避该启动失败

Linux Driver

ZC706上如何用PMOD引脚做GPIO通信？

回答仅建议查阅Digilent教程与IP库，未给出具体方案

Linux Driver

ZC706从SD卡启动时内核无法挂载rootfs怎么办？

需修正内核启动参数中的root=以指向正确的SD卡分区

Linux Driver

ZC706直连Ubuntu主机ARP无响应无法ping通

PC间ARP正常，ZC706不回ARP且无ICMP，根因未定位

Linux Driver

ZCU102 JTAG启动Linux挂起而SD卡启动正常

移除AXI Quad SPI和AXI DMA外设或驱动可规避挂起，根因未确定

Linux Driver

ZCU102 PL_ERROR_OUT红灯且SD卡启动失败如何解决

帖中仅询问SD卡分区配置与BOOT.BIN，未给出结论

ZCU102 SD卡启动报错Bad device mmc 0

更换损坏的SD卡后问题解决

Linux Driver

ZCU102 SD卡无法启动且PS_ERR_OUT/INIT_B红灯？

SD启动失败疑似物理SD插槽问题，根因未确认

Linux Driver

ZCU102 在 Vivado 与 Petalinux 2018.3 下无法从 SD 卡启动

需按补丁流程修改并重编 FSBL；Petalinux 2019.1 已预打补丁

Linux Driver

ZCU102上加入R5应用后ATF到uboot交接挂起

加入R5应用导致ATF到uboot交接挂起，原因未明

Linux Driver

ZCU102从SD卡启动Petalinux时bitstream未加载且10G信号中断

问题未解决，仅被引导参考Xilinx文章70504

Linux Driver

ZCU102启动时SD卡无法读写挂载且无法登录

更换SD卡和读卡器后问题消失，疑似SD卡硬件故障

Linux Driver

ZCU102将PS I2C0改为EMIO后SD卡启动失败

I2C0用于FSBL板级配置与时钟初始化，改EMIO后SD启动失败属预期

Linux Driver

ZCU102将PS I2C_1改为EMIO后无法从SD卡启动

问题未解决，版主称行为异常待验证

Linux Driver

ZCU102生成的BOOT.bin能否用于ZCU106启动？

含板级专用数据的BOOT.bin无法在ZCU106启动，建议重新生成

Linux Driver

ZCU102用ADI Linux从SD卡启动出现mmcblk0 error -84

fsck消除了EXT-4报错、换交换机消除了macb报错，但mmcblk0错误仍存在，根因待查

Linux Driver

ZCU102用Yocto生成镜像后SD卡启动卡在Starting kernel

问题未解决，建议核对启动模式引脚并升级到2017.1流程

Linux Driver

ZCU104 SD卡启动FSBL卡死报CSU_BR_ERROR 0x3B00

相同SD卡和软件在新板子上正常启动，原板硬件损坏，Xilinx已安排更换

Linux Driver

ZCU104 VCU ML平台MicroSD启动无HDMI显示

建议先用UART串口定位启动失败阶段，HDMI显示非可靠调试手段

ZCU104用SD卡启动PetaLinux卡在DPDMA探测

问题未解决，仅有人请求分享Block Design及设备树修改

Linux Driver

ZCU106 QSPI模式无法启动

QSPI烧写成功且测试通过，但无法从QSPI启动，原因未确定

Linux Driver

ZCU106 Rev 1.0 用 Rev A 文件无法从 SD 卡启动

Rev 1.0 主存与 Rev A/B/C 不同，需修改 DRAM 配置才能启动

Linux Driver

ZCU106 VCU_TRD改双HDMI后设备树报DMA初始化失败

问题未解决，仍在排查设备树与DP159驱动配置

Linux Driver

ZCU106预编译Linux镜像和PetaLinux镜像无法启动

BIST自检通过说明硬件正常，问题可能出在软件侧，需提供启动日志进一步定位

Linux Driver

ZCU111从SD卡启动时Hardware Manager和JTAG连接报错

ZCU111需先加载bitstream再打开Hardware Manager连接JTAG

Linux Driver

ZCU208 PYNQ镜像启动后无法访问板卡IP怎么办？

疑似IP冲突、Jupyter未启动或客户端防火墙问题，未定论

Linux Driver

ZCU208板SD启动模式EFUSE失败且无法通信

帖中未给出根因或解决方案，问题仍待解答

Linux Driver

ZCU216 SD卡启动失败且板级接口测试未通过

若板级接口测试失败，建议创建RMA并联系客户运营

Linux Driver

ZCU216板SD卡Petalinux镜像无法启动

BOOT.BIN正常且U-Boot已启动，根因尚未确定

Linux Driver

ZCU21DR 用 SD 卡启动失败且以太网不工作

帖中未给出明确根因与最终结论

Linux Driver

ZU11 BootROM从microSD卡启动失败

根因未确定，作者将继续调查

Linux Driver

ZYNQ7020串口启动报No Valid Environment Area错误

该报错表示MMC的FAT分区无该设置，使用默认环境运行，非当前日志中的问题

Linux Driver

Zedboard运行SD卡示例报FR_NOT_READY如何解决

换4GB卡可解决；示例代码未unmount会导致二次运行失败

Linux Driver

ZyNQ 2023.1 QEMU下TPG到帧缓冲写yavta采集报flush未完成

多种修改后问题仍存在，帖中未给出结论

Linux Driver

Zybo-z7 用 PetaLinux 从 Micro SD 卡启动失败

问题未解决，仅确认板子可能已读取 SD 卡但串口出现乱码

Linux Driver

Zynq 7010 QSPI/SD启动无响应，BootROM错误码查不到

疑似eFUSE中RSA认证使能导致非签名镜像启动失败，位定义尚存分歧

Linux Driver

Zynq Flash启动JFFS2报Magic bitmask错误

分区重复已确认，但JFFS2 Magic错误根因帖中未给出结论

Linux Driver

Zynq GPIO_EMIO出现IBUFCTRL未布局错误如何解决

inout双向端口应在顶层例化IOBUF，需核查assign逻辑

Linux Driver

Zynq Linux镜像启动报wrong image format

手动fatload后bootz可启动，但自动启动问题帖中未解决

Linux Driver

Zynq MPSoC与SD卡间阻尼电阻致SD启动失败

怀疑时钟反射波内部影响MPSoC，但根因未确认

Linux Driver

Zynq UltraScale+ MPSoC 从 SD 卡启动时 FSBL 无法打开 BOOT.BIN

问题未闭环，疑似自定义板 SD 信号完整性或时钟配置导致 FSBL 读取失败

Linux Driver

Zynq7000 AXI GPIO Linux中断注册失败(-22)

修改设备树中断类型后可正确注册中断

Linux Driver

Zynq7035 SD卡启动无输出如何排查

提问者按建议检查FAT分区与dirty bit，帖中未给出最终结论

Linux Driver

ZynqMP 19EG核心板勾选DDR controller后Vitis JTAG与SD启动均失败

问题未定位，讨论停留在确认核心板型号阶段

Linux Driver

ZynqMP Flash启动后uboot/Linux阶段reset失败

Flash启动下ZU2CG板reset失败而ZU2EG正常，根因待查

Linux Driver

ZynqMP NAND启动失败且SD卡无法识别如何恢复

可尝试写BOOT_MODE_USER寄存器强制SD启动，但掉电不保持

Linux Driver

ZynqMP PS PCIe接三星970 EVO Plus出现slave error如何排查

链路正常但NVMe上层异常，根因未确定，需对比lspci属性并加调试打印

Linux Driver

ZynqMP Ultrascale+ 冷启动3秒后QSPI/SD启动停滞且D11红灯常亮

冷启动3秒后停滞且D11红灯常亮，根因未确定

Linux Driver

ZynqMP发送UDP组播约300Mbps后系统崩溃

问题未解决，DRAM已排除，疑与网卡直接发送组播相关

Linux Driver

Zynq从SD卡启动含bit文件时卡住

含bit文件启动卡住且JTAG烧写DONE不拉高，根因未明确

aibox-reid 用 SD 卡 h264 视频无输出怎么办？

需 4K 显示器；RTSP not-linked 问题帖中未给出结论

Linux Driver

ati-driver-installer 安装报错不支持该版本

该问题属 AMD/Graphics 类别，建议到对应分类咨询

Linux Driver

iMPACT加载微程序失败且无法查询CFI

怀疑Flash未正常工作或连线问题，未确认根因

Linux Driver

petalinux 2024.2 报 Network is down 无法启动

PHY 成功匹配后 DHCP 错误消失，问题解决

Linux Driver

petalinux-build 报 fakeroot worker Broken pipe 如何解决

根因未确认，官方建议使用受支持的宿主系统版本

Linux Driver

petalinux-build 报错无法解析 linux-xlnx_4.9.bb 是什么原因？

原因未确认，建议用 BSP 新建工程重试并考虑升级到 2023.x

Linux Driver

petalinux-config -c kernel 报 glibc 版本警告

回答认为属 glibc 版本问题，未给出明确解决结论

Linux Driver

petalinux-config 报 Failed to source bitbake 如何排查？

改到更短工程路径后问题可解决，根因未明确

Linux Driver

petalinux-package bsp 报错无法创建 /build 目录

按 GitHub 上修复 petalinux-package bsp project 参数的 PR 修改后可成功打包

Linux Driver

petalinux2021.2编译qemu-xilinx-native报Taskhash mismatch

在线编译可绕过，离线cache仍报错，根因未确认

Linux Driver

resnet50_waa_aie的run.sh为何仅支持32 AI引擎配置

需查看错误日志或V++日志确认是否为资源不足

Linux Driver

xazu5ev生成PetaLinux时无法启用OpenAMP

按UG1186步骤配置后remoteproc目录仍为空，原因帖中未给出

Linux Driver

xazu5ev生成PetaLinux时无法启用OpenAMP

问题未解决，帖中未给出明确根因

Linux Driver

xbmgmt flash 命令不可用怎么办？

建议改用 2021.1 之后的新版指南和更新后的 xbmgmt 命令

Linux Driver

xlnx,phy-type 已弃用且获取时钟失败 -2 如何解决

改 phy-mode 可消除警告，但以太网仍无法工作，问题未解决

Linux Driver

交叉编译OpenCV时CMake报C++编译器broken

疑似CMAKE_SYSROOT未正确设置，帖中无定论

Linux Driver

修改system-user.dtsi禁用SD卡WP导致Petalinux构建崩溃

需按父节点正确书写override，新版Petalinux需调整dtsi结构

Linux Driver

包含libgpiod库时出现链接错误怎么办？

建议在Makefile中添加-lgpiod链接选项，但提问者未反馈结果

Linux Driver

向/dev/uio4写入时返回Invalid argument如何解决

以 root 权限和 O_RDWR 打开后 write 仍返回 -1，问题未解决

Linux Driver

启动时SD卡初始化报错-110如何解决

帖中仅指向另一Xilinx论坛帖作为最终解决方案，未给出具体结论

Linux Driver

固化程序可烧FPGA但无法烧写Flash怎么办？

问题未解决，仍无法将固化程序烧录到Flash

Linux Driver

如何从SD卡EXT4第二分区加载rootfs

添加sdhci1设备树节点后可从SD卡EXT4分区启动rootfs，但bootargs被重写等问题仍需排查

Linux Driver

如何在Ubuntu 22.04安装Alevo v80驱动？

从Release Information页下载Deployment Archive获取AVED镜像和AMI驱动

Linux Driver

如何永久修改SD卡启动设备的PS以太网MAC地址

修改设备树未生效，帖中未给出可行方案

Linux Driver

安装PetaLinux后主机cmake工具链被改变如何解决

注释~/.bashrc中相关环境变量后问题解决，更优雅方案未确定

Linux Driver

嵌入式Ubuntu上OpenCL平台获取失败(-1001)如何安装xilinx.icd

手动安装xilinx.icd或升级xrt-embedded后OpenCL平台可正常识别

Linux Driver

平台设为QSPI启动模式时应用工程无法构建

问题未解决，无明确根因与可行方案

Linux Driver

拉取vitis-ai:2.5.0镜像失败，有离线镜像吗？

官方无离线镜像，建议配置代理完成拉取

Linux Driver

拷贝Kria镜像的Ubuntu为何sctp.ko加载失败？

需用与5.15.0-1015-xilinx-zynqmp内核头文件匹配的方式生成sctp.ko

Linux Driver

按UG1209示例启动Linux应用时FPGA Region探测后卡住

问题未解决，怀疑deferred probe，需排查设备树与依赖资源

Linux Driver

替换VCK190预构建SD卡文件后resnet18失败

替换文件后DPU未正确加载，xbutil报No devices found，问题未解决

Linux Driver

生成比特流时报Common 17-165错误怎么办

回答建议修正show_objects命令中name参数的空格写法

Linux Driver

自定义PetaLinux镜像SD卡启动循环且bootscript.service失败

启用CONFIG_watchdog-init后启动循环问题解决

Linux Driver

节点锁定许可证如何从Windows迁移到Linux双系统

节点锁定许可证可在Windows或Linux任一环境使用，在Linux中重新加载即可

Linux Driver

许可证从Windows重托管到Ubuntu时报错

建议通过技术支持case处理，帖中未给出最终解决

Linux Driver

运行 installLibs.sh 提示 command not found 怎么办？

文件存在但直接执行报错，可尝试修改日志路径或使用修改版脚本

紫光同创 PGL22G 能替代 Artix-7 吗

资源对比、工具兼容性、移植工作量与注意事项

Vivado HLS评估许可证无法综合xcvu37p？

HLS评估许可证不含综合功能，需完整Vivado许可证支持xcvu37p

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