IP 打包与升级已闭环原帖 9 个回答 · 565 次浏览|器件：Arty Z7-20 / Vitis / AXI DMA
一句话结论：补上m_axis_last信号后DMA传输恢复正常
DMA RX/TX进入busy状态并无限循环，卡在第一个状态(1111)
自定义IP未驱动m_axis_last(tlast)信号，主机无法判断s2mm传输何时结束
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005XzZVpSAN/dma-data-transfer-error-with-custom-ip-state-mac
相关标签：AXI DMA · AXI4-Stream · tlast · custom IP
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