仿真与 Testbench社区未闭环原帖 7 个回答 · 492 次浏览|器件：Vivado / Video PHY IP / GTX transceiver
一句话结论：疑似Video PHY IP默认配置不含该端口，需确认是否改动RTL或IP配置
仿真时gt0_txelecidle_in输入端口连接报错，该信号同时用wire声明
帖中未明确；回答推测Video PHY IP默认Transceiver配置无txelecidle_in端口（DP/HDMI不使用），并询问是否手动改过RTL或Transceiver IP配置
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000072C2l4SAC/i-was-working-on-gtx-transceivers-using-the-port
相关标签：GTX · txelecidle · Video PHY · Vivado
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