UltraScale+ / MPSoC社区未闭环原帖 3 个回答 · 433 次浏览|器件：Versal ACAP / Vivado 2022.1
一句话结论：改用LCPLL/RPLL混合配置可传递参数，2022.1版本无此问题
手动配置GT模块时报错，无法完成4通道12G-SDI仅RX模式配置
帖中未明确；用户发现将4个SMPTE UHD-SDI RX SUBSYSTEM IP的PLL分别设为LCPLL和RPLL可绕过，原全LCPLL配置下12G-SDI时钟参数无法正确传递至GT模块导致找不到VCO
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005UAwyPSAT/%E6%97%A0%E6%B3%95%E6%AD%A3%E7%A1%AE%E8%AE%BE%E7
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Versal →相关标签：Versal · SDI · Transceivers · Vivado
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