Zynq PS 配置社区未闭环原帖 8 个回答 · 367 次浏览|器件：Zynq 7010 / xc7z010clg400-1
一句话结论：约束不设定时钟周期，PS时钟需在PS侧配置，但问题最终未解决
在Block Design中修改PL Fabric FCLK_CLK0频率后，硬件实际时钟仍为125MHz不变，但时序约束按新频率计算
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006CTXLySAP/clock-frequency-in-the-processing-system-does-af
相关标签：Zynq-7000 · FCLK_CLK0 · timing-constraints · clock-frequency
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