封装与引脚约束社区未闭环原帖 4 个回答 · 347 次浏览|器件：VCU118（错误码：BSCK-6）
一句话结论：需确保RIU_CLK由有效200MHz时钟驱动并正确约束
实现阶段DRC报错，RIU_CLK引脚无时钟信号
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000qGfUIKA0/implementation-issue-with-mipi-dphy-rx-pin-assig
相关标签：MIPI D-PHY · VCU118 · DRC · clock
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