Block Design 与 IP Integrator已闭环原帖 9 个回答 · 202 次浏览|器件：Vivado 2024.2 / MPSoC
一句话结论：通过修正REF_CLK小数精度或手动编辑MPSoC属性可解决频率不匹配
MPSoC PL_clk1输出124.998749MHz而非125MHz，与AXI 1G/2.5G以太网子系统GTX_clk要求不匹配，Vivado Validate-Design报错
PL输出时钟由REF_CLK经乘除法生成，GUI按6位小数截断显示，实际REF_CLK精度导致输出非精确125MHz
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000abuTm0AI/vivado-20242-i-have-a-clock-frequency-mismatch-b
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