封装与引脚约束社区未闭环原帖 9 个回答 · 427 次浏览|器件：Vivado 2017.3
一句话结论：帖中未给出明确结论，仅讨论架构与约束问题
FCLK_CLK0约束16.666ns，MMCM CLK_IN约束16.667ns，导致CLK_OUT0被视为16.667ns
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSePKSA1/automatically-generated-constraint-files-issues
相关标签：Vivado · XDC · MMCM · timing
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