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HLS有理数相乘为何出现异常极大值

Block Design 与 IP Integrator社区未闭环原帖 7 个回答 · 172 次浏览|器件：Vitis HLS / Vivado Block Design

一句话结论：变量类型与位宽被质疑，但根因未确认

现象

上板后debug_val_2偶尔出现极大值，对应输入hb[i]与val均正常

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000tSIa20AG/hls%E6%9C%89%E7%90%86%E6%95%B0%E7%9B%B8%E4%B9%98

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相关标签：HLS · float · Vivado · debug

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