时序与实现社区未闭环原帖 4 个回答 · 448 次浏览|器件:Zynq UltraScale+ HP I/O / Vivado
一句话结论:帖中建议用Tcl自动化或据setup/hold余量一次算出IDELAY值,未给出最终方案
需手动反复修改IDELAYE3延迟值并重跑实现约100次以消除时序错误
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00006eJCjKSAW/we-are-using-idelaye3-not-only-to-fix-external-t
相关标签:IDELAYE3 · LVDS · Vivado · Timing
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