Block Design 与 IP Integrator已闭环原帖 3 个回答 · 620 次浏览|器件：MIPI DSI TX Subsystem IP
一句话结论：改为 Shared Logic in core 并接 200 MHz 时钟后比特流生成成功
综合与实现成功，但生成比特流时项目报错
IP 配置为 Include Shared Logic in example Design；单实例应改为 include Shared Logic in core
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006rVySWSA0/i-have-a-mipi-dsi-tx-subsystem-ip-core-in-the-pr
相关标签：MIPI DSI TX · bitstream · Shared Logic · dphy_clk_200M
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