Block Design 与 IP Integrator已闭环原帖 5 个回答 · 1.92K 次浏览|器件：Zynq 7000 / 7 series（错误码：Place 30-58）
一句话结论：Zynq 7000需仿真MIPI D-PHY，HS改HSTL/LVDS、LP改LVCMOS12
Place Design报错：差分I/O端口mipi_phy_if_0_clk_hs_p使用了单端IOStandard LVCMOS18
Zynq 7000不支持原生MIPI D-PHY，需仿真实现：HS用HSTL或LVDS，LP用LVCMOS12
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSFlSAM/implementation-failed-place-design-error-io-port
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq-7000 →相关标签：MIPI · D-PHY · IOSTANDARD · Zynq7000
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