Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 167 次浏览|器件：VCS / Vivado
一句话结论：建议编译IP库、检查VCS设置与版本兼容性，Vivado 2023.2导出可规避
启用dphy的enable axi4 lite register后，export simulation导出IP用VCS仿真报错缺少部分文件
帖中未明确；回答建议用compile_simlib编译IP库、检查VCS设置并使用兼容版本，有用户反馈改用Vivado 2023.2导出编译库后问题消失
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008jW2nuSAC/%E9%80%9A%E8%BF%87export-simulation%E6%96%B9%E5%
相关标签：VCS · MIPI CSI TX · compile_simlib · Vivado
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