Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 244 次浏览|器件：Vivado 2020.2 / Aurora 64B/66B v12.0（错误码：[BD 41-1273]）
一句话结论：报错后仍可继续综合与实现，帖中未给出补丁或解决方案
启用Single-Ended GTREFCLK后Validate Design报can't read "freq2"
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001cJ4DFKA0/vivado-20202-aurora-64b66b-v120-validate-design-
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：Vivado · Aurora 64B/66B · GTREFCLK · Block Design
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