封装与引脚约束已闭环原帖 8 个回答 · 655 次浏览|器件：Vivado / V80 (Versal SoC)
一句话结论：改用CIPS IP的PL Fabric Clock作为GTM DRP时钟后成功生成device image
Vivado实现阶段因BD22封装引脚分配报错，GTM的DRP(apb3clk)输入使用硬件引脚时钟
帖中未明确；回答建议改用CIPS IP输出的PL Fabric Clock作为GTM的DRP时钟
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008g0OH5SAM/v80-refclk0-pin-mapping-and-io-standard-issues-i
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Versal →相关标签：Vivado · Versal · CIPS · GTM
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