封装与引脚约束已闭环原帖 9 个回答 · 561 次浏览|器件：Vivado 2018.3 / Artix 7
一句话结论：非Vivado缺陷，属TCL语法，行尾注释前需加分号
有效约束行末尾加#注释后整行被忽略，去掉注释即正常
TCL语法规定#仅在命令首字符位置才视为注释，行尾#使整行被当作注释
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006jsMMuSAM/constraints-file-bug-if-you-put-a-comment-starti
相关标签：TCL · constraints · Vivado · syntax
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