时序与实现社区未闭环原帖 9 个回答 · 432 次浏览|器件：Vivado（帖中建议 2022.x/2023.x）
一句话结论：可用 MIG 的 ui_clk_sync_rst 作为全局复位
源和目的时钟经 DDR4 IP 内 MMCM 的路径时序失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007a2VHESA2/failing-timing-path-source-and-dest-clock-is-thr
相关标签：MMCM · DDR4 · MIG · timing
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