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AXI4-Stream互联仅M00输出流，如何让其他主接口收数据

AXI 互联 / Stream已闭环原帖 4 个回答 · 329 次浏览|器件：Vivado 2021.2 / Zynq UltraScale+ MPSoC xczu7ev-fbvb900-1-i

一句话结论：Broadcaster实现已修复，但帖中未说明具体修复方法

现象

1从3主配置下仅M00产生流，M01/M02无输出

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000e68NZ0AY/axi4stream-interconnect-and-broadcaster-issues-w

相关资料

该问题涉及的器件系列（点进去看同系列其他踩坑记录）：

Zynq UltraScale+ / MPSoC →
VitisNetP4 的 AXIS 用户元数据未保持到 tlastVivado Validate Design 因层级BD含AXI_Interconnect失败RGMII模式下如何用示例设计配置以太网PHY

相关标签：AXI4-Stream · Interconnect · Broadcaster · Vivado

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