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Vivado HLS 综合报错：找不到时序约束文件

封装与引脚约束社区未闭环原帖 5 个回答 · 573 次浏览|器件：Vivado HLS 2019.1 / Windows（错误码：generate_json error: Timing constraint file not found）

一句话结论：帖中未给出解决方案，仅附工程与截图

现象

C 仿真正常，综合时生成 RTL 模型报错

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpS8FSAU/unexpected-error-generating-rtl-model-generatejs

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相关标签：Vivado HLS · synthesis · RTL model · timing constraint

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