JTAG 与下载器已闭环原帖 9 个回答 · 108 次浏览|器件：Vivado / Arty A7（错误码：PLIO-9）
一句话结论：避免将N端CCIO引脚上的信号用作时钟，改为数据使能后错误消失
jtag_tck_i被约束到N型CCIO引脚E16，作为时钟使用时综合布线报DRC PLIO-9错误
单端输入时钟只能分配到CCIO对的P端，而jtag_tck_i被约束到N端引脚；帖中最终通过不再将该信号当时钟使用而消除错误
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd000023USB8KAO/error-drc-plio9-placement-constraints-check-for-
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