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Vitis 2020.2 中 LOC 约束无法放置 GTY 8 lane 收发器

封装与引脚约束已闭环原帖 7 个回答 · 743 次浏览|器件：Vitis 2020.2（错误码：VPL_TCL 101-2 / Vivado 12-1411）

一句话结论：移除并重新应用 GT_CHANNEL 的 LOC/BEL 属性，或修正 postopt.tcl 中冲突的收发器引脚约束

现象

实现阶段报错，GTYE4_CHANNEL_PRIM_INST 无法放入 GTYE4_CHANNEL_X1Y44，bel 被占用

根因

postopt.tcl 中额外的收发器引脚约束将 2 个 QSFP 的数据和参考时钟分配与 gtwizard xci&xdc 中选择的相反，导致 bel 约束冲突

可尝试的处理步骤

打开 opt.dcp 的 Vivado 并运行 place_design
运行 get_cells -of [get_sites GTYE4_CHANNEL_X1Y44] 导出冲突的 cell
在 place_design 前用 reset_property LOC/BEL 重置所有 GTYE4_CHANNEL* cell 的 LOC/BEL 属性并重新应用
在链接阶段添加 -R2 选项以打印各阶段中间 dcp
用 write_xdc 从 DCP 导出 xdc 以搜索导致冲突的 LOC 属性

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0smvSAB/correct-loc-constraints-fail-to-place-gty-8-lane

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相关标签：Vitis · GTY · LOC constraint · place_design

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