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两个以太网IP的IODELAY组冲突DRC报错如何解决

Block Design 与 IP Integrator已闭环原帖 8 个回答 · 917 次浏览|器件：Vivado 2020.2（错误码：DRC PLIDC-4）

一句话结论：对IDELAYCTRL与IDELAYE2同时设置IODELAY_GROUP并约束LOC后DRC解决

现象

比特流生成报DRC PLIDC-4，同一bank 13存在不同IODELAY组的IDELAY单元

根因

两个以太网IP的IDELAYCTRL未正确实例化，且仅对IDELAYCTRL设置IODELAY_GROUP而未对IDELAYE2设置，导致同bank组冲突

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005ZNSZJSA5/i-am-getting-the-following-drc-error-in-bitstrea

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [DRC PLIDC-4]
IDELAYCTRL 与 IODELAY 时钟区域冲突 DRC 报错

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相关标签：IODELAY_GROUP · IDELAYCTRL · DRC · Vivado

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