时序与实现社区未闭环原帖 2 个回答 · 622 次浏览|器件：Vivado / Kintex-7 KC705 / ADS8321
一句话结论：需改用合法时钟源，避免组合逻辑生成时钟
综合Verilog编写的3线SPI接口时出现时序错误
帖中未明确；回答指出adc_clock由计数器组合逻辑产生，组合信号不可用作时钟，且本地生成fabric时钟不被推荐
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpggUSAQ/timing-errors-while-synthesising-the-verilog-cod
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Kintex-7 →相关标签：SPI · timing · clocking · KC705
就这个问题继续问 AI → ← 返回 AMD 社区问答速查