DMA 传输已闭环原帖 9 个回答 · 374 次浏览|器件：VC707 / Microblaze / AXI VDMA / MIG 7 Series
一句话结论：拆分AXI互联为存储器控制与其余外设两个后时序满足
实现后出现时序违例，设计含AXI VDMA、TPG、VTC与MIG 7 Series
帖中未明确（提问者最终通过拆分AXI互联解决，但未说明具体违例路径原因）
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007rYyvUSAS/timing-requirements-failed-to-meet-for-axi-vdma-
相关标签：AXI VDMA · MIG · timing closure · VC707
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