AXI 互联 / Stream已闭环原帖 8 个回答 · 359 次浏览|器件：Vivado / MicroBlaze / AXI Interconnect
一句话结论：需统一两侧时钟频率或用异步FIFO跨时钟域
Block Design验证报freq_hz不匹配，M_ACLK为100MHz而S00_ACLK为10MHz
交叉开关两侧连接了不同频率时钟，Xilinx IP不支持该用法
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008CQtJdSAL/i-am-facing-the-issue-in-block-design-errori-hav
相关标签：MicroBlaze · AXI_Interconnect · clock · Vivado
就这个问题继续问 AI → ← 返回 AMD 社区问答速查