fpga.love
EN App
知识库›AMD 社区问答速查›reuse_bit生成xclbin后vitis_analyzer无kernel怎

reuse_bit生成xclbin后vitis_analyzer无kernel怎么办

时序与实现社区未闭环原帖 4 个回答 · 490 次浏览|器件：Vitis

一句话结论：建议尝试--reuse_impl ./routed.dcp，根因未确认

现象

vitis_analyzer打开xclbin只见x86处理器，无连接kernel

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005cVdD7SAK/%E5%9B%A0%E4%B8%BA%E7%94%A8vitis%E8%BF%90%E8%A1%

相关资料

ISE 14.7 MAP报错place:543资源未满却无法布局xocc双时钟内核时序不满足导致自动降频失败Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错

相关标签：Vitis · xclbin · vitis_analyzer · reuse_impl

就这个问题继续问 AI → ← 返回 AMD 社区问答速查