时序与实现社区未闭环原帖 9 个回答 · 386 次浏览|器件：Vivado（错误码：[Synth 8-6895] [USF-XSim-62] [Vivado 12-4473]）
一句话结论：实现未完成则无后仿网表，需先解决综合实现问题
行为仿真正常，后仿时序仿真出现大量错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000aYgcV0AS/please-help-me-in-running-post-implementation-ti
相关标签：Vivado · simulation · timing · synthesis
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