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Vivado中RTL模块输出无法连接AXI GPIO输出

Block Design 与 IP Integrator已闭环原帖 5 个回答 · 441 次浏览|器件：Vivado 2023.1

一句话结论：IP输出不能互连，应改为外部端口或加2选1多路复用器

现象

无法将RTL模块输出连接到已连LED的AXI GPIO输出

根因

一个IP的输出不能直接连到另一个IP的输出，否则同一信号会有多个驱动，属于非法连接

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008iBep7SAC/xilinx-vivado-2023-ip-block-design-issue-unable-

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相关标签：Vivado · AXI_GPIO · IP_Integrator · multi_driver

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