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知识库›AMD 社区问答速查›DDR4 MIG IP 导致时序不收敛如何解决

DDR4 MIG IP 导致时序不收敛如何解决

时序与实现社区未闭环原帖 4 个回答 · 468 次浏览|器件：Vivado 2020.2 / XCZU28DR-2FFVG1517E RFSoC

一句话结论：帖中未给出有效解决方案，仅重复问题描述

现象

综合后 SETUP slack -10.373 ns，实现后 -6.867 ns，仅 DDR4 MIG 相关路径违例

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007CfczeSAB/intrinsic-constraints-of-the-ddr4-mig-on-the-out

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相关标签：DDR4 · MIG · timing · Vivado

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