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Vitis+Vivado协同仿真报Simulator 45-9错误如何解决

仿真与 Testbench社区未闭环原帖 9 个回答 · 754 次浏览|器件：Vitis/Vivado 2021.2 / Versal VCK190（错误码：Simulator 45-9）

一句话结论：加-g可生成--debug typical，但vpl.tcl的debug_level控制方式未确定

现象

启动硬件仿真器显示波形时Vivado报仿真未编译trace信息

根因

帖中未明确，仅推测与v++未加-g导致debug_level为OFF有关

可尝试的处理步骤

在<vitis_workspace>/<vitis_kernels_project>的kernels.prj中，进入properties->settings->V++ Kernel Compiler->Miscellaneous->Other flags添加'-g'
检查<vitis_workspace>/<vitis_hw_link_project>/Emulation-HW/binary_container_1.build/link/vivado/vpl/vpl.tcl第457行debug_level设置
检查vivado_config_hw_emu.tcl第5行XSIM.ELABORATE.DEBUG_LEVEL设置

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007DFW9qSAH/error-simulator-459-current-simulation-compiled-

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相关标签：Vitis · Vivado · co-simulation · Versal

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