时序与实现社区未闭环原帖 9 个回答 · 363 次浏览|器件：Clocking Wizard / MMCM / Vivado
一句话结论：1GHz在FPGA fabric中不可实现，复制时钟导致额外时序路径
时序报告显示4个输出时钟，clk2到clk4路径负裕量
帖中未明确（回答推测Vivado为满足1GHz时序复制了CLK源，但无定论）
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007LAGeCSAX/why-does-my-mmcm-generate-4-output-clocks-when-i
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