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知识库›AMD 社区问答速查›仿真与 Testbench

仿真与 Testbench 排障速查

xsim/modelsim 仿真与 testbench。这里汇总社区中 42 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：Board 49-71、Common 17-153、FATAL_ERROR / EMU 60-601 / -6、FATAL_ERROR: Iteration limit 10000 is reached、Iteration limit 10000 is reached、No active Database、Simtcl 6-50、Simulator 45-9、USF-ModelSim-48、USF-XSim 62、UVM_FATAL、VRFC 10-2063 等 19 个

UVM_HDL_FORCE报DPI例程未编译如何解决

帖中无人给出解决方案，问题未解决

UVM · uvm_hdl_force · DPI · Vivado · Vivado 2020.2 · UVM_FATAL

Turbo译码器block_size设1020仿真报错原因？

原因未确认，回答3推测与block_size对应实际数据长度N+4有关

TurboDecoder · block_size · simulation · Vivado · Vivado 2019.1 / pg030-tcc-decoder-3gppmm · ERROR:Loss of significant bits for field index 2

ISIM 14.7 在 Win10 上无法启动仿真

ISE 14.7 与 Win10 不兼容，建议使用 ISE 虚拟机版本

ISE · ISim · Windows10 · Spartan6 · ISE 14.7 / ISim 14.7 (P.20131013) / Spartan-6 / Windows 10 · No active Database

Vivado仿真报迭代上限10000错误如何排查

疑似FSM卡死导致零延迟振荡，需检查状态机

Vivado · simulation · FSM · zero-delay oscillation · Vivado · FATAL_ERROR: Iteration limit 10000 is reached

Alveo U50 HBM IP example design仿真报错怎么办

HBM仿真需第三方仿真器，约束问题需定义port位置和电平标准

HBM · Alveo · Vivado · Simulation · Alveo U50 / Alveo U280 / Vivado · UCIO-1, USTD-1

Vivado2020仿真报Iteration limit 10000 reached是什么原因？

修改敏感列表无效，建议加-tp -tl、设断点单步定位或换2022.2版本验证

Vivado · xsim · simulation · iteration limit · Vivado2020 · Iteration limit 10000 is reached

Vitis+Vivado协同仿真报Simulator 45-9错误如何解决

加-g可生成--debug typical，但vpl.tcl的debug_level控制方式未确定

Vitis · Vivado · co-simulation · Versal · Vitis/Vivado 2021.2 / Versal VCK190 · Simulator 45-9

Modelsim后仿真报DATA_WIDTH参数未找到

根因未定，疑为Modelsim 10.6e与Vivado 2020.1不兼容及宏定义问题

Modelsim · post-simulation · IP · compile_simlib · Modelsim 10.6e / Vivado 2020.1 · module parameter 'DATA_WIDTH' not found for override

行为仿真报错找不到vsim.exe如何解决

可改用Vivado Simulator，或配置ModelSim库路径

ModelSim · Vivado · Simulation · USF-ModelSim-48 · Vivado / ModelSim · USF-ModelSim-48

时钟向导MMCM仿真时钟不输出怎么办？

统一复位极性并初始化TB时钟后仿真恢复正常

MMCM · Clock Wizard · simulation · reset · Vivado 2021.1/2019.1

例化72个Block RAM后Modelsim报内存分配失败

注释RAM可运行、保留72例化即报错，根因未确定

Block RAM · Modelsim · vsim-4 · simulation · Questasim 10.7c win32 / Vivado 2019.1 · vsim-4

仿真报错VRFC 10-2063找不到模块TEST

帖中未给出解决方案，问题仍未解决

Vivado · simulation · VRFC 10-2063 · module not found · Vivado 2021.1 · VRFC 10-2063

Vivado仿真报dma_fifo未在work库编译

帖中仅复述报错，未给出原因或解决办法

Vivado · simulation · VRFC · AD9434 · Vivado · VRFC 10-2987; VRFC 10-3782

Vivado调用Modelsim仿真报vcom-1195找不到work.div_100

库映射不一致疑为诱因，但根因未确认

Vivado · Modelsim · vcom-1195 · simulation · Vivado 2021.2 / Modelsim SE-64 2020.4 · vcom-1195

Vivado仿真报XSIM 43-4316找不到xil_defaultlib

添加library声明后仍报同样错误，问题未解决

Vivado · XSIM · VHDL · simulation · Vivado · XSIM 43-4316

Video PHY IP中GTX的txelecidle_in端口连接报错

疑似Video PHY IP默认配置不含该端口，需确认是否改动RTL或IP配置

GTX · txelecidle · Video PHY · Vivado · Vivado / Video PHY IP / GTX transceiver

Vitis硬件仿真报Vivado Simulator FATAL_ERROR如何解决

崩溃根因未确定，疑似XRT问题，已提交CR进一步调查

Vitis · Emulation-HW · Vivado Simulator · XRT · Vitis 2019.2 / Vitis 2020.1 / xilinx_u280_xdma_201920_1 · FATAL_ERROR / EMU 60-601 / -6

GTR AMI仿真报RX AMI DLL未产生时钟滴答如何解决

需在testbench中实例化TX/RX package模型，该警告为预期现象

GTR · SERDES · AMI · HyperLynx · UltraScalePlus_GTR_AMI_Kit_R1p01 / HyperLynx

设计通过测试台和综合但硬件协同仿真失败说明什么

C++编译器与HLS综合器对同一行代码解释不一致导致协同仿真失败

HLS · cosimulation · C++ · Vivado

能否用fabric时钟驱动GTY IP作参考时钟？

该用法不受支持，内部时钟抖动过大，设置仅供测试

GTY · CPLLREFCLKSET · GTREFCLK · write_bitstream · GTYE4_CHANNEL

MIPI CSI-2 RX仿真中s_axis_user行号始终为0

设置TX寄存器bit 15为1后问题解决

MIPI CSI-2 · s_axis_tuser · line number · Vivado · Vivado 2021.1 / MIPI CSI-2 RX Subsystem · VRFC 10-2063

C/RTL协同仿真卡住且无法查看波形怎么办？

问题未解决，提问者表示不知如何解决

co-simulation · waveform · memory · Vivado · Vivado 仿真器 / RFSoC

Vivado 2018.2 仿真忽略 HDL 修改需删仿真文件

疑似缓存损坏，需关闭 Vivado 后删除仿真缓存文件夹再重启

Vivado · Simulation · Cache · HDL · Vivado 2018.2 / Windows 10

Vivado仿真报XSIM 43-4316找不到文件

添加源文件后仍报同样错误，问题未解决

Vivado · XSIM · simulation · error · Vivado · XSIM 43-4316

SMPTE UHD-SDI RX子系统能否用于仿真？

可能能跑通仿真，但Xilinx不提供测试环境、指导或支持

SMPTE · UHD-SDI · simulation · pg290 · SMPTE UHD-SDI RX Subsystem

综合后仿真因自定义端口类型报错？

综合后IO仅支持std_logic(_vector)，需加wrapper转换

post-implementation simulation · std_logic_vector · wrapper · VHDL

Vivado 2021.2 在 Windows Server 2016 关闭仿真耗时近 9 分钟

帖中仅质疑系统是否受支持，未给出结论

Vivado · simulation · Windows Server 2016 · OS support · Vivado 2021.2 / Windows Server 2016

CAM IP配置为TCAM后Vivado仿真报XSIM编译错误怎么办

回答建议检查OS支持并安装gcc c++包，用xelab命令行排查；根因未确认

CAM IP · TCAM · XSIM · Vivado · Vivado / CAM IP (TCAM) · XSIM 43-3409

Vitis EM_SIMULATION 结束时 xsimk 报 corrupted size vs. prev_size

帖中仅复述错误与回溯，未给出根因或解决方案

Vitis · EM_SIMULATION · xsim · RTL · Vitis 2021.1 / Vivado 2021.1 · corrupted size vs. prev_size

C/RTL协同仿真长时间无结果怎么办

HLS版本过旧难以跟踪调试，建议开启波形调试排查

HLS · co-simulation · waveform-debug · HLS

Zedboard 硬件协同仿真报 board_part 未找到

帖中未给出解决方案

Zedboard · Vivado · board_part · co-simulation · Vivado / Zedboard / xc7z020clg484-1 · Board 49-71

Vitis 2025.2 potrf 联合仿真报错无原因如何处理

需用 pragma 正确配置 top 函数参数接口，并确认所用接口支持联合仿真

Vitis · HLS · potrf · co-simulation · Vitis 2025.2

Vivado卡死在executing simulation step如何解决

回退到Vivado 2019.2后问题消失，重装2020.2无效

Vivado · simulation · xsim · Windows · Vivado 2020.2 / Windows 10

Vivado仿真报Simtcl 6-50子进程未找到如何解决

有用户通过调整文件位置解决，根因未确认

Vivado · Simulation · Simtcl · XSim · Vivado 2019.1/2018.3/2019.2 WebPACK · Simtcl 6-50

C/RTL协同仿真报迭代上限或死锁错误怎么办？

需排查无限循环；加LOOP_TRIPCOUNT后出现死锁，问题未解决

cosimulation · xsim · maxdeltaid · LOOP_TRIPCOUNT · Vivado HLS 2019.1 / xsim · FATAL_ERROR: Iteration limit 10000 is reached; COSIM 212-4

Vivado仿真中$fopen返回负文件描述符如何解决

回答者验证放置文件到xsim工作目录或用全路径可工作，但提问者问题未解决

Vivado · xsim · fopen · testbench · Vivado 2018.3/2019.1，Windows/Linux，xsim · -2000

仿真报错VRFC 10-3008不支持隐式端口连接怎么办

改用显式端口连接后问题解决

VRFC 10-3008 · implicit port connection · simulation · SystemVerilog · VRFC 10-3008

Vivado 2016.2 中 video scaler IP 生成失败如何解决？

帖中未给出明确结论，仅建议安装 patch 并注意 python 工作目录

Vivado · IP_Flow · video_scaler · patch · Vivado 2016.2 · IP_Flow 19-167 / IP_Flow 19-3505 / IP_Flow 19-98

Vivado仿真报XSIM 43-4316找不到xil_defaultlib文件

用户自行处理后仿真恢复正常，具体原因未确认

Vivado · XSIM · simulation · xil_defaultlib · Vivado · XSIM 43-4316

Vivado创建工程时无法打开或运行xsim

帖中仅贴出内部错误报告，未给出解决方案

Vivado · xsim · NullPointerException · Windows · Vivado v2020.1 / Windows 10 · java.lang.NullPointerException

Vivado 2020.2 仿真报错 17-153 如何解决？

该参数在 2020.2 不支持，移除后重试仿真

Vivado · Simulation · 17-153 · Tcl · Vivado 2020.2 · Common 17-153

Vivado2015.3仿真报USF-XSim 62错误如何排查

需查看项目目录.sim子文件夹中的仿真日志定位失败原因

Vivado · Simulation · USF-XSim · log · Vivado2015.3 · USF-XSim 62

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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