ZC702上AXI DMA在PL与PS间收发数据失败如何排查

Zynq PS 配置社区未闭环原帖 9 个回答 · 172 次浏览|器件：Zynq 7000 SoC ZC702

现象

使用AXI DMA在PL与PS间交换数据时遇到困难，无法正常收发数据

根因

帖中未明确；讨论指向自定义Verilog模块需遵循AXI4-Stream握手协议（tvalid/tready/tlast），且需按读写方向配置DEVICE_TO_DMA或DMA_TO_DEVICE

可尝试的处理步骤

• 参考AMD PG021 AXI DMA Example Design
• 参考AXI DMA Standalone Driver文档与embeddedsw中axidma examples
• 用自定义Verilog模块替换AXIS-FIFO
• 根据操作方向在SDK中配置DEVICE_TO_DMA（只写）或DMA_TO_DEVICE（只读），读写双向则沿用现有示例代码
• 确保Verilog模块符合AXI4-Stream规范：s2mm接口中模块作master需拉高tvalid，DMA作slave拉高tready，两者同时为高才完成传输，并用tlast划分包边界
• 用ILA观察mm2s的tvalid等信号

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