封装与引脚约束已闭环原帖 6 个回答 · 496 次浏览|器件：Kintex 7 FFG676 / Vivado 2019.2
一句话结论：需手动修改自动生成的 PCIe XDC 中冲突的 GTX 位置约束
例化 PCIe DMA 后 Vivado 忽略用户 GTX 引脚约束，将 PHY 重映射到相邻 Quad
例化 PCIe DMA 时 Vivado 自动生成 *pcie2_ip-PCIE_X0Y0.xdc，其中预定义的 GTXE2_CHANNEL_X0Y* LOC 约束优先级高于用户 XDC，造成冲突
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006skfuTSAQ/pin-assignment-fails-when-using-the-10ge-subsyst
相关标签：Kintex7 · 10GE · PCIe · XDC
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