综合与实现社区未闭环原帖 2 个回答 · 278 次浏览|器件：vu13p
一句话结论：需先确认顶层是RTL还是BD，BD顶层应参考UG909流程
用户Verilog模块的Create Partition Definition和Set as Out-of-Context for Synthesis选项不可点击
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008JM5adSAD/%E5%9C%A8%E5%B0%9D%E8%AF%95dfx%E6%97%B6%E9%81%87
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Virtex UltraScale+ →相关标签：DFX · Partial Reconfiguration · Vivado · Block Design
就这个问题继续问 AI → ← 返回 AMD 社区问答速查