时序与实现社区未闭环原帖 9 个回答 · 298 次浏览|器件：Vivado 2022.2 / Vitis Model Composer 2022.2 / MATLAB 2021b；另在 Vivado 2024.2 / MATLAB 2024a 复现失败
一句话结论：问题疑似为 Model Composer 中 CIC Compiler 4.0 块特有，根因尚未确认
改变复位或时钟使能时序后，data_out_net 输出为当前值与前一值的 OR 结果
帖中未明确；仅观察到 Vivado 电路中 IP 输出分两路，一路经 FF 后与另一路共同送入 OR 门，疑似 FF 残留前一结果
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008sNtCWSA0/when-changing-the-timing-of-the-reset-or-clock-e
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