DMA 传输已闭环原帖 9 个回答 · 467 次浏览|器件：原帖未注明
一句话结论：awvalid与wvalid不能共用同一信号，需在RTL中为各通道分别做valid/ready控制
传输一段时间后主机内存数据由00010002...变为80018002...，互联M00_AXI与slice s_axi数据不一致
用户逻辑中awvalid与wvalid为同一信号，wready与awready时序先后不定导致写通道握手错位
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001mUBy2KAG/usesmart-connectinterconnectxmda-to-transfer-dma