时序与实现社区未闭环原帖 7 个回答 · 590 次浏览|器件：Vivado 2020.2 / Zynq7Z045-2L
一句话结论：建议用流水线或综合retiming改善该路径时序，根因未定论
DSP48E1的Setup_dsp48e1_CLK_A增量延迟从-0.261变为-2.655，导致大量时序失败
帖中未明确；有回答推测是记账方式差异（2.655可能含DSP路径延迟2.394加寄存器建立0.261），但未确认
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006wRcUiSAK/for-a-zynq7z045-2l-part-in-vivado-20202-we-are-e
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