Block Design 与 IP Integrator社区未闭环原帖 2 个回答 · 593 次浏览|器件：Kintex Ultrascale+ xcku11p-ffve1517-1-e / Vivado 2019.2与2021.1
一句话结论：两版Vivado均报部分布线错误，根因未确定
IPI中主核RefClk_out连到从核RefClk_in报Partially Routed Net错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006phTNcSAM/ip-integrator-flow-for-a-two-aurora-core-each-us
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Kintex UltraScale →相关标签：Aurora · GTY · RefClk · Vivado
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