时序与实现社区未闭环原帖 9 个回答 · 362 次浏览|器件：Vivado 2022.1/2023.1 / ZCU102 / DisplayPort 1.4 RX Subsystem
一句话结论：问题指向异步跨时钟路径，需补充适当约束，帖中未给出最终解决方案。
clk_pl_0与clk_pl_1间路径时序失败，最差裕量-1.230ns，约束向导提示路径未知或不安全。
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008ihmdZSAQ/displayport-14-rx-subsystem-appears-to-fail-timi
相关标签：DisplayPort · Timing · Constraints · ZCU102
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