时序与实现社区未闭环原帖 6 个回答 · 1.62K 次浏览|器件：Vivado 2017.4 / FPGA
一句话结论：缓冲器延迟与时钟频率无关，需用MMCM/PLL、IDELAY/ODELAY或输入输出寄存器对齐时序
综合后OBUF延迟2.434ns（时钟周期5ns近50%），出现建立时间违例
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHiSaSAK/inputoutput-max-setup-delay-issue-big-bufg-delay
相关标签：Vivado · timing · IOBUF · constraints
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