fpga.love
EN App
知识库›AMD 社区问答速查›基于Vitis HLS视觉库的AWB IP上板后像素值全为0

基于Vitis HLS视觉库的AWB IP上板后像素值全为0

AXI 互联 / Stream社区未闭环原帖 2 个回答 · 310 次浏览|器件:Vitis HLS vision lib / AXI4-Stream

一句话结论:需用System ILA或AXI VIP排查AXI4-Stream或复位问题

现象

IP仿真和综合通过,但上板验证时像素值全为0

根因

帖中未明确,回答推测问题由AXI4-Stream或复位引起

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U0000889y4tSAA/im-writing-an-awb-ip-axi4stream-if-based-on-viti

相关资料

VitisNetP4 的 AXIS 用户元数据未保持到 tlastVivado Validate Design 因层级BD含AXI_Interconnect失败AXI4-Stream互联仅M00输出流,如何让其他主接口收数据

相关标签:Vitis HLS · AXI4-Stream · AWB · System ILA

就这个问题继续问 AI → ← 返回 AMD 社区问答速查