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知识库›AMD 社区问答速查›SMPTE UHD-SDI RX与AXI Stream to Video Out

SMPTE UHD-SDI RX与AXI Stream to Video Out同步问题

AXI 互联 / Stream已闭环原帖 6 个回答 · 733 次浏览|器件：Vivado 2023.1 / ZCU106

一句话结论：用SDI-RX像素时钟统一驱动自定义RTL与DP后问题解决

现象

AXI4-Stream to Video Out频繁进入underrun，显示器出现消隐和失锁

根因

SDI与DP像素时钟存在漂移，且未使用帧缓冲，累积误差导致约3-4秒后黑屏

可尝试的处理步骤

尝试用DisplayPort的dp_video_ref_clk作为SDI-RX视频输出时钟
将SMPTE UHD-SDI RX设为native video接口，用Video in to AXIS转换后连接VTC
测量两路像素时钟频率，发现SDI相机像素时钟略慢
开发自定义RTL从AXIS流生成native视频信号，在帧序列化前预置半行阈值
用SMPTE SDI-RX Subsystem的同一像素时钟驱动自定义IP和DisplayPort

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U0000840LHmSAM/synchronization-issue-between-smpte-uhdsdi-rx-an

相关资料

该问题涉及的器件系列（点进去看同系列其他踩坑记录）：

Zynq UltraScale+ / MPSoC →

VitisNetP4 的 AXIS 用户元数据未保持到 tlast Vivado Validate Design 因层级BD含AXI_Interconnect失败 AXI4-Stream互联仅M00输出流，如何让其他主接口收数据

相关标签：SMPTE UHD-SDI · AXI4-Stream to Video Out · DisplayPort · clock drift

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