Vivado/Vitis 2020.2 调试启动失败无 FSBL 退出或内存错误

FSBL 与启动镜像已闭环原帖 9 个回答 · 819 次浏览|器件：Vivado/Vitis 2020.1/2020.2/2021.1 / ZCU106（错误码：EDITR not ready）

现象

编程 FPGA 后调试会话报无 FSBL 退出或内存读错误 EDITR not ready

根因

帖中未明确；发帖人怀疑同时运行多个 Vivado/Vitis 实例或版本相互影响，但未确认

可尝试的处理步骤

• 在之前可用的 2020.2 工程上运行调试会话
• 创建仅含 PS 和 hello world 模板的简单设计并运行
• 在顶层 HDL 添加 PL I/O 并 tie off 输出后运行
• 安装 2021.1 工具构建完整设计并启动调试
• 用 Vitis 内置 zcu106 xsa 新建 hello world 应用并启动调试
• 从零新建 2020.2 工程并重新构建完整设计

相关资料

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