封装与引脚约束社区未闭环原帖 3 个回答 · 252 次浏览|器件：Vivado / UltraScale Architecture Memory IP
一句话结论：用Export I/O Ports导出封装延迟csv供硬件设计参考
get_timing_paths无法提取DQS/CK信号时序，需获取封装引脚MIN/MAX_DELAY
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001NsXg0KAF/ddr-interface-timing-extraction-gettimingpaths-f
相关标签：DDR · DQS · package_delay · UG899
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