时序与实现社区未闭环原帖 9 个回答 · 448 次浏览|器件：Vivado 2019.1 / Nexys A7 50T / MCP33151/41-10
一句话结论：讨论中建议用ODDR转发时钟并避免PMOD高速信号，问题未闭环
生成比特流后出现输入/输出延迟相关时序问题，尚未上板验证
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007FzJFTSA3/timing-issuesim-adding-the-entire-code-in-the-fi
相关标签：timing · set_input_delay · set_output_delay · ODDR
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