时序与实现社区未闭环原帖 9 个回答 · 141 次浏览|器件：ZED board
一句话结论：需在逻辑级间插入寄存器做流水线以改善时序
TX/RX收发器设计出现大量setup time违例
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000093L8HlSAK/dear-team-i-am-working-with-zed-board-for-tx-and
相关标签：timing · setup violation · pipelining · ZED board
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