封装与引脚约束已闭环原帖 4 个回答 · 872 次浏览|器件：KCU116 / Vivado（错误码：PLHDIO-4）
一句话结论：该 bank 无 CMT 站点，需改用非专用时钟路由约束，但会引入额外偏斜影响时序
sysclk_125_p 分配到 G12 并设 LVDS_25 后实现报 DRC PLHDIO-4 错误
G12 位于 X1Y3 时钟区域，该 HD I/O bank 缺少 MMCM/PLL 等 CMT 站点，无法驱动 PLL/MMCM/BUFGCTRL
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpLK9SAM/system-clock-125mhz-sysclk-125-pin-assignment-er
相关标签：KCU116 · PLHDIO-4 · clocking · constraints
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