ZCU208 DAC采样率10GHz烧写bit后DAC不工作

JTAG 与下载器社区未闭环原帖 9 个回答 · 1.27K 次浏览|器件：ZCU208 / RF Analyzer / RFDC Evaluation Tool / CLK104（错误码：Failure at "En Ana Clk" state; Failure at "PLL lock" state）

一句话结论：帖中未给出明确根因，建议分层定位是时钟配置还是自制bitstream问题

现象

烧写bit后8个DAC均报error，需单独重启才有信号且不一定正常

根因

帖中未明确

可尝试的处理步骤

用System controller GUI或RF Data Converter Evaluation配置CLK104时钟，给DAC Tile0提供250MHz参考时钟经内部PLL倍频到10GHz
核对Clock distribution界面配置与IP设置是否一致
将采样率从10G降到5G（并行16路不变，Fabric_clk降为312.5MHz）用RF Analyzer下载验证
将采样率降为8GHz用RF Analyzer下载验证
在IP中enable RF Analyzer选项并打开example design（含Microblaze软核）
用Evaluation tool单独验证ADC/DAC配置是否正常
用RF Analyzer和SCUI配合默认bitstream验证是否正常
检查外部参考钟：高频时钟直灌需接Carlisle接口线缆并核对IP时钟输入tile；低频时钟+内部PLL则不需接Carlisle但时钟输入tile不同，对照原理图确认

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007Ex6sZSAR/zcu208-%E7%9A%84dac%E9%87%87%E6%A0%B7%E7%8E%87%E

ZCU208 DAC采样率10GHz烧写bit后DAC不工作

现象

根因

可尝试的处理步骤

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