IP 打包与升级社区未闭环原帖 9 个回答 · 364 次浏览|器件：Vivado 2024.2
一句话结论：问题已提交工程团队处理，帖中未给出最终结论
生成的VHDL从机AXI-Lite代码存在制表符与空格混用、状态机用std_logic_vector、写数据先于地址不被接受等问题
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000fpFVQ0A2/courtesy-problem-report-with-create-and-package-
相关标签：Vivado · IP Packaging · AXI4-Lite · VHDL
就这个问题继续问 AI → ← 返回 AMD 社区问答速查